[硕士论文精品]面向视频后处理芯片的fpga原型流程的研究和实现

浙江人学坝IJ17吖扯论义摘要随着现代VLSI设计规模迅速扩大、占片的设计和实现周期变长，验证平凋试在ASIC设计中占有越来越重要的地位，相应的在整个ASIC设计流程中，验证和调试将占用更多的时间。为了缩短产品的设计周期，近年来涌现了许多新的验证手段，其中运用最广泛的技术之一就是基于现场可编程器件FPGA的原型技术。论文首先结合ALTERA公司的APEX20K系列器件，详细介绍FPGA结构特点。并从面积，功耗和速度三个方面比较FPGA和ASIC的不同。论述采用FPGA原型技术验证芯片设计的必要性，优势和局限。通过对ASIC设计流程的研究，论文提出一种快速、高效的将ASIC设计转化为FPGA设计的流程，并且介绍实现此流程的相关EDA工具QUARTUSII，CERTIFY,SYNPLIFYPRO。AMPLIFYPHYSICALOPTIMIZER。接着介绍在视频后处理芯项目中采用此FPGAASIC转化流程，具体实现芯片FPGA原型，保证芯片设计。论文的最后对全文进行总结一方面，FPGA实现和ASIC实现本质J二是不同的，FPGA原型系统是ASIC设计和FPGA设计的折中，FPGA原型验证不能取代传统的验证方式。另一方面，随着FPGA成本的下降和性能的增强，对于那些对市场需求对时间较敏感和目前标准还未明确的中小规模芯片设计要求，采用FPGA实现比ASIC实现更适合，FPGA将来可能成为芯片实现的一种新的手段。关键词；FPGA原型流程，验证，QUARTUSII，CERTIFY，SYNPLIFYPRO，AMPLIFYPHYSICALOPTIMIZER，视频后处理浙江人学碳J学化论义ABSTRACTASVLSIDESIGNBECOMESLARGERANDTAKESUDMUCHLONGERTIME，VERIFICATIONANDDEBUGGINGOFLOGICDESIGNBECOMETHEDOMINATINGPARTOFTOTALDESIGNPERIODINORDERTOREDUCETHETIMEFOROBTAININGAVALIDDESIGN，MANYVERIFICATIONTECHNIQUESHAVEBEENSTUDIEDFPGAISRELATIVELYUSEFULINSUCHCASEDUETOITSRAPIDIMPLEMENTATIONTHISDISSERTATIONFIRSTLYINTRODUCESSTRUCTUREOFALTERASAPEX20KFAMILYDEVICEINPARTICULAR,COMPAREDFPGAWITHASICFROMTHREEFACETSASSIZESPEEDANDPOWERCONSUMPTION，ANDDISCUSSESTHENECESSARYOFUSINGFPGAPROTOTYPETODOCHIPVERIFICATIONASWELLASTHEADVANTAGEANDLIMITATIONOFTHISTECHNOLOGYTHENTHISPAPERINTRODUCESAQUICKANDEFFECTIVEFLOWTOTRANSLATETHEDESIGNSTRUCTUREOFASICTOTHATOFFPGAASWELLASSOMERELATEDEDATOOLSLIKEQUARTUSII，CERTIFY,SYNPLIFYPROANDAMPLIFYPHYSICALOPTIMIZERTHEVIDEOPOSTPROCESSPROJECTISCITEDASANEXAMPLEWHICHUSESTHISTRANSLATIONFLOWTOREALIZETHEPROTOTYPEOFACHIPDESIGNONFPGATHELASTPARTOFTHISPAPERSERVESASASUMMARYINONEHAND，FPGADESIGNISDIFFERENTTHANASICDESIGNINESSENCEFPGAPROTOTYPEVERIFICATIONCANNOTREPLACETHETRADITIONALMETHODITSJUSTATRADEOFFWITHASICDESIGNANDFPGADESIGNINANOTHERHAND，WITHTHECOSTDECREASINGANDPERFORMANCEENHANCING，FPGAISMORESUITABLEFORTHOSEMIDDLEMAILSCALEDCHIPDESIGNTHATARESENSITIVETOTHEMARKETDEMAND，EVENWHENTHOSEDONOTHAVEAVERYCLEARSTANDARDATTHEBEGINNINGITWILLPROBABLYBEANEWMETHODFORCHIPDESIGNREALIZATIONKEYWORDSFPGAPROTOTYPE，FLOW，VERIFICATION，QUARTUSIL，CERTIFY,SYNPLIFYPROAMPLIFYPHYSICALOPTIMIZER,VIDEOPOSTPROCESS浙江人学硕I学位论文第一章绪论现行的电视广播系统已经使用了几十年，用于收看这种播出的电视技术也已经发展到了顼峰。一般将这种电视系统称为模拟电视。近年来随着数字技术的发展，数字电视蓬勃发展，发达国家相继推山了自己的数字电视标准和年1L笑广I111，我国的数字电视标准也即将公布。播放数字电视需要电视台使用新的数字播I设备；现有的模拟电视用户即使购买专用的机项盒也只能获得标准清晰的电视图像，要真正获得高清晰的电视图像就需要购买全新的数字电视接收机。因其价格过于昂贵，一般用户目前难以接受，数字电视真正进入百姓家庭至少还需要段时间。那么彩电市场如何填补全数字电视普及前这段时间的市场空白并促使模拟电视向数字电视过渡呢为此国外的电视芯片厂商如PHILIPS、TRIDENT、PIXELWORKS等纷纷推出实现电视视频后处理功能的芯片。视频后处理电视芯片可以使目前PAL制式模拟电视信号达到75HZ逐行、清晰度800600的水平，基本达到数字电视的要求。由于采用数字处理技术，其集成度高，外围元件少，整机成本并不会大幅升高，并且随着产量的提高，价格还会进一步下降。同时，随着各种新的业务不断加入及各类新的显示终端的出现，目前尚无定型产品，是当前最有市场开发价值的电视核心芯片之一。第一节视频后处理概述视频后处理芯片作为模拟电视向数字电视过渡的产品，需要兼容当前模拟电视的各种输入格式，并且采用数字处理技术实现精确的伽吗校正、抗锯齿、运动补偿、轮廓增强、帧率变化等图像处理算法，消除闪烁，提升图像观赏质量和视觉效果A同时，为了完成模拟电视向数字电视的平滑过渡，视频后处理芯片应该能满足数字电视业务多样性的要求。111为什么需要视频后处理数字视频后处理涉及模拟电视、数字电视包括基于模拟电视系统的数字处理电视、数字摄录设备以及各类新颖显示设备，是整个数字电视产业链中不可浙江大学硕_J学位论文或缺的一个重要环节。MPEGII标准ISOIEC13818已经成为数字电视广播的视频解码部分的标准，它本身支持多种视频信号格式，对于高消晰度数字电视主要有19201080，1280720，720X483等图像分辨率；24HZ、25HZ、30HZ逐行，50HZ。60HZ隔行等扫描方式。数字电视必须能够支持这些信号格式。其次，随着生活水平的提高，数字化摄像设备将逐步走入普通家庭，数字电视可以不失真的还原数字摄录设备的影像。但是数字摄录设备所采用的输出格式并不一定符合数字电视的标准，而且可能是按照模拟电视接口或计算机接口标准。因此支持多种输入格式是未来数字电视发展的要求。采用数字视频后处理可以把众多的视频信号通过数字信号处理的方法转换成统一格式输出，在数字域实现多种业务信号到显示设备之间的无缝连接。这将大大降低对显像管及周边电路的复杂性，降低设计和实现成本，简化生产和测试。数字电视虽然在不断成熟和发展过程中，但是模拟电视并不会马上消失，未来若干年内将是由模拟电视向数字电视的过渡期，这个过渡使其可能还比较长。在这个转型时期，模拟电视。标准清晰度电视，高清晰度电视将相互并存。为了覆盖所有的标准，电视产品必然是多功能的，并能兼容模拟和数字电视。数字化本身为多样性提供了条件，数字电视必须能够适应其业务的多样性的要求，这是数字电视本身以及外部环境使然。但是从另一个方面来说，这对电视机的核心部件一一显像管及其周边电路提出了很高的性能和工艺要求。具体表现在，电视机的行频变化范围非常大，从15K到40K甚至更高，变化范围相差数倍。视频后处理芯片正是为了实现模拟电视向数字电视平滑过渡而出现的产品。由于采用数字技术，通过伽吗校正、抗锯齿、运动补偿、轮廓增强、帧率变化等图像处理算法视频后处理芯片能提升模拟电视的图像效果。同时，实现对数字电视一些特殊效果如多画面浏览，画中画，谈入淡出，和各种新的数字业务的支持。随着显示技术的发展，阴极射线管普通显像管将逐渐被淘汰，转而采用TFTLCD平板显示器或离子屏显示器。经过近30年的发展，TFTLCD平板显示器和离子屏显示器的价格已经逐步下降到能被市场所接受。并且这些新的显示器有着普通显像管所不具备的低功耗，体积小，环保等优点，这些新的显示终端浙江人学删IJ学位论文取代阴极射线管只是时间问题。由于原有的各种视频信号格式都是面向长余辉的阴极射线管。数字化以后不能很好的和新的显示器匹配。采用视频后处理藩片后，不仅可以支持现有的阴极射线管，又可以实现对新兴显示设备的支持。112视频后处理的主要技术帧间降噪现在的图像处理技术一方面使图像明亮鲜艳具有丰富细节，另一方面尽可能使画面干净清爽。因此，降噪技术被越来越多的使用。帧问降噪是数字电路特有的技术，它的前提是帧存储器。I陵间降噪利用了白噪声信号的随机性，也就是短时间内出现在同一位置的可能性极小的原理，采用帧问平均的办法使噪声对画面影响大幅度减小。在运动较少或画面静止时采用帧间降噪技术往往有令人惊奇的效果。一台普通的电视还有满屏细噪声的情况下，有帧闻降噪的机器可能呈现一幅完全干净的图像。帧问降噪对有规律的干扰信号无能为力，所以配合核化降噪会有更好的效果。逐行转换。视频后处理芯片对模拟电视信号完成的主要功能之一是就是去隔行。传统电视信号采用隔行格式。利用人视觉系统对图像的小面积闪烁没有对大面积闪烁感觉敏锐。这一技术给电视广播系统带来了很多的便利。但是隔行显示技术也给电视系统带来了很多的缺陷如行间闪烁、爬行、垂直混叠、移动物体的垂直和对角线轮廓发生畸变。根据有无运动补偿将去隔行算法分为两类。其中无运动补偿去隔行算法又可以进一步分为线性和非线性，这两类算法都包括空间帧内、时间帧间的时空算法。线性技术T两种最常用的线性转变技术是”BOB”和”WEAVE”。”WEAVE”是这两种方法中较简单的。它只是在时间上进行插值的线性滤波器。直接把两个输入场重叠成交织在一起产生一个逐行的帧。采用这种算法对静止图象不会造成图质恶化，但是对于运动图像的边界上会存在较严重的锯齿。“BOB”，空间场插值，是电视行业中采用最普遍地去隔行算法。这样方法是基于场来计算，不考虑另一场中的行，把输入的图像大小RH420X486转成720X243。在通过相邻行中值把图像恢复为720486。采用这样方法运3浙江人学删11学位论文动图像不会有显著的恶化。不足之处是减少了图像的垂直细节。非线性技术T在没有运动的情况下线性插值工作的很好，但是电视图像包括静止和运动图像，所以针对运动情况需要采用更复杂方法。在没有运动的情况下场交织方法工作的很好。在高速运动时采用场问插值方法是不错的选择。非线性技术主要有基于边界的自适应滤波，基于运动检测的自适应滤波，混合滤波等等。这些算法通过对边界、运动等不同滤波场景的检测来自动切换或调整不同的滤波器结构或参数，以削弱模糊和混迭。运动补偿的去隔行技术T现在最先进的去隔行算法采用运动补偿技术。我们在此假设已经获得了运动矢量，暂且不讨论运动估计，因为运动矢量有可能出错，去隔行算法的鲁棒性足至关重要的。我们用DI，ND，王，仃，D，I，订1来描述运动，D，I，”，D。I，月分别表征水平向和垂直向的位移。和之前的许多算法类似，基于运动补偿的算法也是试图沿着最大相关的方向进行插值。在已经获得运动矢量的情况下，插值就是沿运动轨迹的方向进行的。如果我们把上面公式中的F2，“4换成F2孑贾，N，NM，就可以把非运动补偿的算法转化成基于运动补偿的算法。相应的我们可以得到一系列转换后的算法MC场插值、MC场平均、MCVT滤波、MC中值滤波等等。还有一些算法是不能从非运动补偿的算法直接得到的，这些算法是比较主流的。它们都解决了这样一个问题如果经运动矢量修正过的像素点坐标不在原来的隔行采样结构上所引起的问题。这个问题在水平方向上是好解决的，因为符合采样定理，在垂直方向上就不能用采样定理来解决了。帧率变换T帧率变换目的是解决大面积闪烁的问题。画面闪烁很大程度地影响电视图像的收看效果，长时间地收看闪烁的图像引起劳累，并有可能对人眼造成伤害。通过使用一个场或帧存储器，将每场图像存储下来，并且提高一倍的速率显示出去，使场频达到1OOHZ或120HZ，可以完全消除大面积闪烁。数字化图像质量提高。模拟电路中使用的图像质量改善措施不外是以下几种浙江人学碳学位论义峰化PEAKING，夸张高频信号，使图像细节更清楚。核化降噪CORING，在保持不损失轮廓的情况下衰减小幅度的高频信号一般都是噪声，使画面更干净。亮度信号瞬态校正LUMINANCETRANSIENTIMPROVEMENT，使画面黑白过渡鲜明，晶莹剔透。色度信号瞬态校正CHROMINANCETRANSIENTIMPROVEMENT，使画面彩色过渡鲜明，尤使人物皮肤在背景下特别突出。伽玛校正GAMMACORRECTION，校正显象管的亮度非线性问题。能改善亮区层次感。黑扩展BLACKSTRETCH，能增强暗区层次。文字明亮处理，通过检测白色高亮区域，自动提高色温使字幕突出。峰白限制WHITEPEAKLIMIT，限制由于提升高频或其他原因造成的信号幅度过大，避免过亮引起屏幕散焦。以上处理都可以数学运算方法来实现。尤其是数字核化与色度信号瞬态校正取得的效果是模拟电路完全不可比拟的。数字化处理电视一样少不了扫描速度调制，图像处理电路也可以提供小信号的速度调制信号。画中画与多商面技术T数字化存储使得视频后处理芯片能轻易的实现画，L删和多画面技术。第二节当前市场情况目前市场上对于视频数字处理的解决方案大多是将数字化梳妆滤波器乖I彩色数字解码集成到一块片子里，我们将它称为视频预处理芯片，它提供亮色分离后的数字视频输出。将去隔行，帧率提高，画质增强，VGA接13以及一些其它的功能，诸如可变分辨率，画中画做在块芯片上，成为视频后处理芯片。这样做的好处是，在后处理芯片中只要提供可选择的数字视频输入接13，那么该芯片不仅可以适用于目前的模拟电视系统，而且可以适用于标清，高清的数字电视系统中。因此我们将重点放在视频后处理芯片上。国外从事电视信号数字处理方面的公司很多，较有名的有PHILIPS。5浙江人学坝IJ学位论文TRIDENT，NDSP，MICRONAS等等。他们的产品种类很多，覆盖从低端到高端，产品成熟，占有绝大部分的市场份额。下面介绍他们中的几家美国PIXELWORKS公司，1997年成立，推出目前业界最新的PW300系列DISPLAYPROCESSORORIMAGEPROCESSOR的IC产品，将微处理器、内存和数字信号处理器集成在一块芯片上，具有全软件开发环境，提供内嵌OS，源代码以及定制显示设备所需的软件工具。图形用户接口使用户易于编制各种不同的产品。该产品支持多种数字或模拟视频标准，包括DTV，HDTV，NTSC，PAL和SECAM。美国TRIDENT上海公司，最早在中国推出了DPTVPRO电视机数字处理专用LC，有高端和低端两种产品。这种芯片首次采用大容量帧存作扫描格式转换，可以把隔行转换成逐行6090HZ，扫描分辨率可以编程，与电视制式无关，用5行梳状滤波器作YC分离和色度解码，具有数字降噪，轮廓校正，画面无级缩放，PIP、POP、多画面、16色半透明图形OSD，具有14D动态画质增强效果，有复合、Y，C，分量，SVGA和MPEG数字接口。美国SMARTASLC公司开发了一种TV视频处理器，用来处理传统的TV视频，使其可以显示在数字显示器上。这种视频处理器可以处理不同格式的传统TV视频，如NTSC，PAL，它也可以接收数字视频如RGBYUV作为输入。视频处理器应用了多种视频处理技术来提高视频质量，包括输入模式检测，串话干扰的降低，噪声滤波，带宽延展，隔行转逐行，自闪烁，行加倍，图像缩放，帧率变换和其它许多图像增强作用。美国NONLINEARDSP公司己PIXELWORKS公司合并该公司研制了一系列的数字处理芯片，例如，NV220、NV320P、NV320视频处理芯片等，这些芯片功能类似，这里只介绍NV320芯片。实际上NV320是最简单易用的一种方案，扫描电路极易设计，除了开机一次性初始化仅有的二十几个寄存器外不需要别的控制。目前国内电视业界也很重视电视信号数字化处理产业的发展。不仅开发出了一批数字处理电视，同时核心芯片视频后处理芯片的开发也正在进行。其中上海交大和西安交大都已经开发出了自己的后处理芯片，公司方面成都威恩达芯片设计公司的“炎黄一号”WSCLLL5多视频格式转换芯片也正在产业化。对目前国内三家的视频数字处理芯片分析后发现，这些芯片大多提供模拟电视的数字接6浙江大学硕I学位论文口，采用ITU标准的422格式信号，同时支持标准VGA、SVGA和XVGA输入；输出采用模拟逐行VGA，同时支持逐行YUV输出。在处理上提供去隔行，和帧频上变换，对于这两个处理大多采用运动估计和运动补偿的算法实现。在画质增强方面提供亮度和色度瞬态增强，黑电平扩展，亮度峰化增强以及扫描速度调制。同时包括各种数字化的降噪处理。像交大和威思达的方案还提供电影模式的检测。第三节芯片系统方案视频后处理芯片兼容包括高清晰度电视数字电视、MPEG一|支持的18种信号格式及模拟电视的信号输入，其中对模拟电视信号需首先完成AD变换。图像处理部分完成帧间降噪，运动估计，运动补偿，L帧率变换和特效处理数字化处理过程。特效处理包括峰化，核化降噪，亮度信号瞬态校正，色度信号瞬态校正，伽玛校正，黑扩展，文字明亮处理，峰白限制和扫描速度调制等数字化图像质量提高处理。视频后处理芯片还需要对模拟阴极射线管和数字显示设备TFT提供支持采用O18UMCMOS工艺进行设计。图11给出了视频后处理芯片的系统框图。数字视频接口接收数字电视格式输入的电视信号。模拟视频接13接收模拟电视格式输入的电视信号，经内部ADC和彩色解码后进入核心算法单元。外部接口单元通过12C接口完成对芯片的配置。时钟定时，同步单元芯片内时钟模块。存储器控制接口SDRAM接EL，完成对片外SDRAM读写的时序控制。控制单元芯片内部协调各模块工作和控制各种工作模式的中央控制单元。帧间降噪单元完成帧间降噪工作。浙江人学坝I学位论文L一；婴AMIJ，一全电枧倌号LSVIDEODA卜VGMSVGAXGA、数字YUVRGI串，F行TFIPJWDMD辞图11数字视频后处理芯片内部结构框图运动估计单元完成对图像的运动估计，搜索运动矢量。运动补偿单元利用运动估计结果，完成运动补偿去隔行。帧率变化单元实现帧率变化，减少大面积闪烁。输出单元完成针对不同显示终端在不同分辨率和帧率下的多种格式输出。特效处理实现峰化，核化降噪，亮度信号瞬态校正，色度信号瞬态校正，伽玛校正，黑扩展，文字明亮处理，峰白限制和扫描速度调制等图像增强功能。第四节本文的章节安排本文的章节安排如下第一章介绍视频后处理芯片的背景、意义和必要性。第二章结合ALTERA公司APEX20K系列器件，介绍现场可编程器件FPGA的结构特点。为充分利用器件特性提升原型性能做准备。第三章介绍FPGA原型技术在芯片设计中的作用和必要性并提出一种芯8浙FI人学坝I学位论文片FPGA原型实现的流程及相关EDA工具软件的介绍。第四章视频后处理项月中FPGA原型流程的具体实现。第五章对全文进行总结。浙江人学倾I学位论文第二章FPGA结构介绍在介绍FPGA原型技术前，有必要进一步了解现场可编程器件FPGA的硬件结构特点。这里结合ALTERA公司的APEX20K系列FPGA产品，详细介绍FPGA的结构特点，为充分利用器件特点提升FPGA原型性能做准备。第一节APEX20K器件简介ALTERA公司是当前世界领先的现场可编程器件提供商，其APEX20K系列可编程器件采用一种增强存储器结构，结合了基于查找表结构器件和乘积项结构器件的优点。基于查找表结构的可编程器件对于实现数据分枝DATAPATH，寄存器密集，数学计算和数字信号处理的设计性能好，效率高。而基于乘积项结构器件实现复杂的组合分枝，如复杂状态机，具有较好的优化效果。APEX20K系列器件结合了查找表，乘积项和存储功能的增强存储结构使其非常适合实现SOC设计。APEX20K系列器件中还包括一种增强器件APEX20KE，其是在APEX20K基础上，增加一些特殊功能如先进的输入输出标准的支持，CAM，更多的全局时钟和增强的时钟锁相电路。APEX20K系列器件可以在上电时，使用ALTERA串行配置器或系统控制器完成配置。APEX20K系列提供支持串行，并行，同步或异步方式工作的优化配置接口，通过此接口微处理器可以把APEX20K器件作为内存器件，通过写虚拟内存地址完成配置，使得配置更为容易。APEX20K器件在配置后，可以通过在电路复位，下载新数据完成再配置和器件工作时的实时配置。APEX20K系列在一个器件中结合了查找表，乘积项和存储器。器件内部信号连接及内部信号与管脚的连接是通过器件内部水平和垂直穿过整个器件的快速通道完成。每个输入输出管脚连接一个处于快速通道终点上的输入输出控制单元。每个这样的输入，输出控制单元包含一个双向输入输出缓冲和可编程寄存器。这个寄存器可以用作输入输出信号寄存。此外，输,N输出控制单元提供多种输入输出标准的支持如33V，64比特，66MHZPCI接口；JTAGBST支持三态缓冲等。APEX20KE器件支持增强型输入输出管脚包括18V,25V。浙江人掌埘J学位论文LVCOMSLVTTLHSTL，LVPECL33VPCI，PCIX，LVDS，LVPELLGTL，SSTL2，SSTL3，HSTL。CTT和33VAGP等输入输出标准。ESB可以实现多种存储功能，包括CAM，RAM，双端口RAM，ROM和FIFO。在芯片上直接内置存储器不仅可以提升芯片性能，并且相对于采用分立存储器结构。芯片面积更小。大量串联结构ESB使得APEX20K器件可以实现高位宽存储以提升芯片密度。ESB的高速特点确保即使是采用ESB实现小存储器也不会在速度上有任何牺牲。大量ESB确保器件能够满足系统实现时各种大小的存储器的需求。APEX20K系列器件提供两个时钟专用管脚和四个寄存器控制的专用的输入管脚，这些管脚可以为信号提供高速。低畸变的高速通道。四个专用输入管脚驱动器件内四条全局信号线，实现低时延，低畸变信号通道。四条全局信号线也可以被内部逻辑驱动，提供一种理想的对高扇出的时钟或异步复位信号的解决方案。器件中还包括实现时钟锁相和驱动的时钟管理电路。APEX20KE器件提供两个附加的时钟专用管脚，一共四个时钟专用管脚。第二节MEGALAB结构APEX20K系列器件由一系列MEGALAB组成。每个MEGALAB包含16个LAB，一个ESB和一个MEGALAB互连线，MEGALAB互连线是MEGALAB结构内走线通道在EP20K1000E和EP20K1500E器件中，一个MEGALAB结构包含24个LAB。MEGALAB和输入，输出管脚间通过快速通道连接。边界上的LAB可以通过局部连线和输入输出管脚连接。图21为MEGALAB结构。图21MEGALAB结构浙江入学删I学位论文221LAB结构每个LAB由10个LE，LE连接，进位链，串行链，LAB控制信号和局部连线构成。同一个或相邻LAB，IOE和ESB问通过局部连线传输信号。下图为LAB结构。APEX20K系列采用交织LAB结构。这种结构允许每个LAB驱动两个局部连接区域。这样就能减少使用MEGALAB互连线和快速通道，以提高设计性能和弹性。每个LE通过局部连线可以驱动29个相邻L已F删嗍哪ITEOLTS髓NT啪F毗HHMW州TLTTKL图22LAB结构每个LAB中采用专用电路将控制信号输入对应的LE和ESB中。这些控制信号包括时钟，时钟使能，异步清零，异步置1，异步置数，同步清零和同步置数信号。最多同时可以使用6个控制信号。虽然同步清零和置数控制信号通常用于计数器，他们也可以完成其他的功能。每个LAB可以使用两个时钟和两个时钟使能信号。在一个LAB中时钟信号和时钟使能信号是相关联的特定LAB中的任何一个LE使用CLKL，那么他相应的使用CLKENAL。LE使用相同的时钟和不同的时钟使能可以通过同时使用LAB中的两个时钟或将它们放置在两个不同的LAB中。如果在一个LAB中同时使用时钟的上升沿和下降沿触发，那么就需要使用LAB中的两个时钟信号。驱动LAB控制信号的可以是LAB局部连接，全局信号和专用时钟管脚。快速通道固有的低畸变特性使得其可以用作时钟信号浙江人学坝I哔位论文通道。下图是LAB控制信号电路。LOCALIN幛RCONNECTLOCAIINTERCONNECTLOCALINTE啪NNECTLOCAILN幢RCONNECT222LE结构SYNCCLRLABCLKLLABCLR22ORLABCLK2佃J图23LAB控制电路LE是APEX20K系列器件中最小的逻辑单位，其作用是完成基本逻辑功能。每个LE包含一个四输入查找表。作为逻辑功能生成器，四输入查找表可以快速实现任何四变量的逻辑表示式。此外，每个LE中包含一个可编程的寄存器，进位链和串行链。每个LE可以驱动局部连线，MEGALAB互连线和快速互联通道。见图24。LE中的可编程寄存器可以被配置成D触发器，T触发器，JK触发器或SR触发器。寄存器的时钟，清零控制信号可以被全局信号，通用管脚或内部逻辑驱动。作为组合电路运用时，这个寄存器可以被屏蔽，查找表的输出直接驱动LE的输出。每个LE有两个输出，可以用来驱动局部连接，MEGALAB互连或快速通道。LE每个输出端口可以独立的被查找表或寄存器输出驱动比如查找表输出驱动LE的一个输出端，同时，寄存器输出驱动LE的另一个输出端。寄存器和查找表输出可以互不相关，提高了器件的利用率。LE还可以输出寄存和非寄存的查找表输出结果。APEX20K系列提供两种专用高速数据分枝实现方式使用LE间的进位链或串行链，从而避免使用局部连线，提高速度。进位链支持高速计算功能如计浙江人学聊IJ。学位论文数器和加法器；串行链用以实现宽位宽输入如低时延的比较器A进位链和串行链连接一个LAB中的LEI到LEL0和同一个MEGALAB结构中所有LAB223进位链图24LE结构进位链提供一种非常高速的LE问的前向进位功能。低位的进位信号通过进位链向高位进位，同时输入给查找表和下一级进位链。由于采用进位链结构使得APEX20K系列器件可以实现任意位的高速计数器，加法器和比较器。图25描述一个采用N1个LE和进位链实现的N比特全加器。一部分查找表生成输入信号和进位信号的和；结果从查找表输出端输出。当不需要寄存输出时，寄存器可以被跳过，当作为累加器时，则需使用寄存器。另一部分查找表和进位链生成进位信号，直接传入下一级进位链。最后的进位信号传入一个LE，以驱动局部连线，MEGALAB互连或快速通道。舞嬲勰燃浙江人学硕IJ学位C仑立A1B1A2B2224串行链图25进位链实现13比特全加器采用串行链结构，APEX20K系列器件可以实现多扇入。相邻查找表可以并行完成计算功能，串行链可以采用与逻辑或或逻辑串联这些中间结果。这样每增加一个LE可以增加四个输入端，有效的增加输入信号位宽，并减少延时。下图为串行链结构。浙江人学联，L学位论义ORCASCACLL8CHAIN225LE工作模式图26串行链结构APEX20K系列器件的LE可以工作在以下三种工作模式_正常模式算法模式_计数模式每种工作模式使用LE中不同的资源。每种工作模式中。LE的七个输入信号四个输入数据，可编程寄存器的输出反馈，进位链和串行链的输入采用不同的连接方式，实现不同的功能。LAB控制信号提供各种工作模式下寄存器的时钟，异步清零，异步置1，异步置数，同步清零，同步置数和时钟时能控制。NORMALMODEFFJDA馆1DATA2DATA3DATA4LAB，WIDECLOCKENABLEF2J图27LE正常模式藿藿浙江人学坝I学位论文DDATALDATA2DATA3DATALDATA2LABWIDECLOCKENABLET2CARRYOUT图28LE算法模式CARRYDULGASCAAELUT图29LE计数模式正常模式T正常模式适合实现常用逻辑，组合电路功能。由于采用串行链结构，对于宽位宽解码特别有利。在正常模式下，四个输入数据信号端和进位信号输入端连接四输入查找表。查找表的输入可以和串行链输入组成串行链。LE在正常模式下支持寄存器打包。算法模式T算法模式适合实现加法，累加和比较器。LE在算法模式下使用两个三输入查找表。每个查找表实现三个输入信号和的计算；另一个实现进位信号生成。如图2,8所示。第一个查找表使用进位信号和两个数据输入端生成组合或寄存的和输出。第二个查找表使用同样的三个输入信号生成进位信号，并输入进位链。在此模式下LE可以输出带寄存和非寄存的结果。计数模式T计数模式下LE提供时钟使能，计数使能，同步加减控制，同步清零和同步置数端。计数使能和同步加减控制信号端为查找表的数据输入端口。同步清零爵一穆渤乒丫，面三塑一罐一迂饔浙江人学倾I学位论文和同步置数端连接LAB控制信号。如果一个LAB中的任何一个LE处于计数模式，在这个LAB中其它的LE也必须工作在计数模式或只提供组合逻辑功能。计数模式使用两个三输入查找表一个用来生成计数值，另一个用来产生高速进位。一个二选一选择器提供同步置数，一个与门完成同步清零。在计数模式下，如果使用LE的串行链功能，同步清零功能将取代同步置数功能。在此工作模式下，支持输出寄存的查找表输出和非寄存的查找表输出。226快速通道互联APEX20K系列器件中采用快速通道连接内部的LE，ESB，和IO管脚。快速通道互联线是由器件内通过接个器件的水平和垂直走线构成。相对传统FPGA分段走线方式采用的开关矩阵互联结构造成时延难以估计，使用这种全局走线结构，即使是复杂设计，也可以精确的预测走线时延。快速通道由贯穿整个器件的行、列走线构成。行通道穿过一行的MEGALAB列通道穿过阵列的MEGALAB。当采用行列互连时，LE，IOE和ESB只能驱动器件中其它的LE，IOE或ESB。见图210图210快速通道互联结构行连线可以直接被行内的LE，IOE，ESB和列连线驱动。这样器件内任意I“LE，IOE或ESB可以驱动器件内位于其它行，列的单元。行连线通过驱动浙江人学蚬L学位论义MEGALAB互连线实现驱动特定MEGALAB中的LE，IOE，ESB单元。同样列连线也可以直接被列内的LE，IOE，ESB和行连线驱动。处于器件右边和左边的列连线可以直接被行IOE驱动。列连线用于在行连线问传递信号。图211和212分别是快速通道使用局部连线驱动MEGALAB结构中LE单元和LE驱动快速通道。图211快速通道驱动LE单元，V。8S暾燃螅9彤，ECT。，纛矗。J“蕊J_JJLMEGALABINTERCONNECTLL。”祭_I|二HL删，INTERCONNECT图212LE驱动快速通道APEX20KE器件采用增强互联结构能够更好的支持高扇出的输入信号。列的IO管脚可以驱动行快速连线，行快速连线横贯两个MEGALAB结构，这样不浙江大学碳J学位论文需要经过MEGALAB互联线就可以直接驱动局部连线。这些管脚的信号可以直接驱动局部连线，减少信号的建立时间。在较大的器件中，如EP20KE300E。行快速通道驱动器件左上角和右下角的各两个MEGALAB而在较小的器件中，如EP20K200E，行快速通道驱动器件上部和下部的各两个MEGALAB。行快速连线与器件中所有的局部互联线相连。下图是行快速连线。227ESB结构图212行快速连线APEX20K系列器件的乘积项逻辑由ESB实现。ESB可以被看作由宏单元构成的块。每个ESB有32个从局部连线上输入的信号端；因此它可以被MEGALAB互连线或相邻的LAB驱动。同时为了提高性能，每个ESB有9个有通过局部连线由ESB反馈的输入端。此外每个ESB还有专用时钟，全局信号和通过局部连线连接的ESB控制信号。在乘积项模式下，每个ESB包含16个宏单元。每个宏单元中又包含两个乘积项逻辑和一个可编程寄存器。图213为乘积项模式的ESB。2271宏单元APEX20K系列器件的宏单元可以被独立的配置成时序或组合逻辑运用。宏单元由三个功能模块组成逻辑队列，乘积项选择矩阵和可编程寄存器。20浙江人学顺I学位论文加TERCOTRECF图213乘积项模式的ESB组合逻辑由乘积项逻辑实现。乘积项矩阵使得乘积项逻辑可以被用作基本逻辑一或门和异或门，实现组合逻辑功能；或并行扩展与另一个宏单元组成更大的逻辑。下图为APEX20K宏单元。5蒜豁。乇器是羔怒5嚣登，CLEARDSELECT图214宏单元ESB在寄存器模式下，每个宏单元的寄存器可以被分别配置成为D，丁，JKSR触发器。在作为组合逻辑使用时，寄存器可以被屏蔽。每个可编程寄存器可浙江人学顺1学位沦文以使用ESB提供的两个时钟之一。ESB时钟可以从专用时钟管脚，全局信号或局部连线上获得。每个时钟还有一个与其相关的时钟使能信号。在一个ESB中任意一个宏单元采用某一时钟，那么必须使用与其对应的时钟使能信号。如果一个ESB中需要同时使用时钟的上升沿和下降沿触发，则需同时使用ESB的两个时钟信号线。可编程寄存器还提供异步清零功能。在一个ESB中有两个由全局信号和局部连线提供的两个异步清零。每个宏单元可以选择两个清零信号之一或不使用清零。两个清零信号可以在ESB中取反使用。ESB并行扩展时，不使用宏单元中的乘机项逻辑，相邻宏单元组成更大的快速，复杂逻辑功能。ESB可以实现多种存储器，包括双端口RAM，ROM，FIFO和CAM等。ESB中还带有输入和输出寄存器；输入寄存器可以用作同步写，输出寄存器可以用作同步读，采用流水形式提升系统性能。ESB提供双端口模式，支持在两个不同时钟下分别读写。ESB可以实现同步RAM功能，同步RAM较异步RAM容易使用。采用异步RAM时需要使用写使能信号以确保数据和地址的正确存储。而采用同步电路时，只需满足建立和保持时间就能保证电路正常工作。当ESB作为存储器使用时，可以被配置成以下任意大小；12816，256X8，5124，1204X2和2048X1。采用多个ESB可以实现更大的存储器，采用两个128X16组成12832大小的RAM，5128大小的RAM可以由两个5124大小的RAM组成。当存储器深度到达2048字时，其性能也不会下降。每个ESB可以实现2048字深的存储器；采用ESB并行扩展模式，减少控制逻辑，以实现减少延时。当采用ESB构建大于2048字深的存储器时，ESB采用三态线驱动。每条三态线连接MEGALAB中同一列中所有的ESB，可以驱动这列中MEGALAB互联线，行、列快速通道互联线。每个ESB中集成的可编程地址解码器通过正确激活对应的三态线选择对应的ESB。例如需要构建一个8192字深的存储器时需要使用4个ESB。寻址是采用13条地址线，其中11条驱动ESB，另外两条驱动三态解码器。根据需要读写的存储页面2048字深，使能对应的ESB三态线。如图215。浙江人学岫上学位论文ADDRESSDECODERTOSYSTEMLOGIC图215ESB三态解码ESB除了可以实现乘积项逻辑功能外，还可以通过ROM创建大的查找表实现组合电路功能。由于采用查找表实现的逻辑功能不需要通过逻辑电路计算，而是通过查表直接得到运算结果。采用这种方式实现组合逻辑比使用LE实现可以获得更快的速度。APEX20K系列提供的大量ESB使得可以用ESB实现大规模复杂的逻辑功能。同样的逻辑如果使用LE实现，由于需要连接多个LE和分布的RAM，因走线时延造成性能下降。APEX20K系列ESB提供高速工作模式，以满足高速设计需要。当不使用高速模式时，可以使ESB的功耗下降一半，但其代价是增加器件时延和走线时延。此时，不需要使用的ESB将被关闭以节省功耗。第三节输入输出结构APEX20K系列器件输入输出控制单元包含一个双向输入输出缓冲和一个可以寄存输入，输出信号的寄存器。同时，管脚还提供输出使能端，可以利用此端口实现开漏功能；可编程延时单元，实现零保持时间，减少时钟到输F|端口，输入寄存器到核心逻辑，核心逻辑到输出端口的传输延时。APEX20K系列器件23浙江人学埘I学位论立输入输出控制单元中的寄存器可以被配置成上电时默认高或低电平。APEX20KE系列器件采用增强输入输出控制单元，一列输入输出管脚通过行快速互联可以直接驱动两个MEGALAB结构问的LAB局部连线。这提供一种快速高扇出的输入管脚。APEX20KE器件支持开漏操作，对快速时钟输出等高速信号输出提供支持。APEX20KE器件对高内部扇出输入管脚提供支持如PCI控制信号和高速信号如高速时钟的支持，这些管脚称为专用高速管脚FASTL。FAST2FAST3，FAST4，可以作为高速时钟，清零或高扇出逻辑信号输出端。先进端口标准支持APEX20KE系列器件输入输出控制单元提供以下输入输出标准的支持LV丌L，LVCOMS，18VLO，25一VIO，33一VPCI，PCIX，33VAGP,LVDS。LVPECL，GTL，CTT,HSTLCLASSI，SSTL3CLASSIANDL|和SSTL2CLASSIANDI|。第四节时钟锁相和发生APEX20K系列器件通过PLL实现时钟锁相和发生的时钟管理功能。时钟锁相电路采用同步PLL，减少器件内部时钟延时和扭曲。时钟生成电路提供时钟陪频功能。在器件内还包含一个高速时钟树，与ASIC不同，用户不需要生成和优化时钟树A时钟锁相和时钟生成单元与器件内高速时钟树配合工作，提供更好的系统应用性能和带宽。同时需要倍频和非倍频时钟时，应该将时钟连接到器件的CLK2P管脚。CLK2P管脚可以同时连接器件中的LJ,J审L锁相和生成电路，但是当这两个电路被使用后，另一个时钟管脚CLKLP；就不能被使用了。APEX20KE系列器件中包含四个PLL，可以被分别独立使|J，其中两个PLL还IJ以JFJ作LVDS浙江人学碳一LJ学位论文第三章ASIC设计中FPGA原型技术随着现代VLSI设计规模迅速扩大、设计和实现周期变长。验证和调试在ASIC设计中占有越来越重要的地位，相应的在整个ASIC设计流程中，验证和调试将占用更多的时间。为了缩短产品的设计周期，近年来涌现出许多新的验证手段，其中运用最广泛的技术之一就是基于现场可编程器件FPGA的原型技术。第一节为什么使用IPGA原型技术基于FPGA原型技术之所以被广泛使用是由于以下几个原因首先，现代芯片设计的复杂性和设计周期的缩短。随着芯片制造J艺进入深亚微米，芯片的规模随着工艺的进步成几何级数的上升。在一块芯片上往往需要集成上百万、甚至上千万的晶体管。虽然硬件描述语言的出现、EDA工具的进步给ASIC设计带来了很大的便利特别是综合工具的出现，使得超大规模集成电路得以实现，同时大大缩短了设计时间。但是验证手段和验证工具上没有出现这种革命性的进步，验证技术的发展远远落后于工艺的进步，造成ASIC设计和验证之间产生矛盾，验证在芯片设计占用的时间比例越来越大。这就需要一种快速验证的手段来解决这个矛盾。传统的基于硬件电路的验证手段在当前的芯片规模下变得不切实际，单是摆放上百万门的晶体管就需要几个月，甚至几年的时间。而基于软件的动态仿真技术，由于芯片设计的复杂，仅仅完成一定覆盖率的测试向量就需要大量的I付问。同时，在芯片设计阶段因为各种各样的原因需要频繁的修改最初设计，这就为测试向量的维护带来了大量的工作。在采用这些测试向量完成设计验证时，由于现代芯片的规模巨大和设计复杂，对验证的硬件平台提出了更高的要求需要更强劲的运算能力和更大的系统内存。即使在这些条件得到满足的情况下，完成一定代码覆盖率的芯片测试也需要耗费大量的时问。为了缩短验证周期出现了基于数学等式的形式验证，但是这种纯软件的验证手段在具体使用上存在着各种各样的局限性。首先形式验证技术目前还不能完成百分之一百的代码覆盖率验证，所以不能真正意义上取代传统的基于动态仿真的浙江人学顾J学位论文验证技术。虽然形式验证是采用数学等式的方式来实现验证，其验证速度远远快于基于动态仿真的验证方法。但是作为羊11依靠软件计算完成的验证技术，它同样也需要大量的计算能力和系统内存，因此目前采用形式验证技术完成系统级验证还存在很多困难。其次，随的工艺的进步，现在的现场可编程器件已经使用013、甚至009工艺，器件门数伴随的新工艺的使用已经达到几百万门的规模。这已经达到一般芯片的规模，通过采用单颗或多颗现场可编程器件，在规模上已经能胜任芯片验证的需要。同时，现代现场可编程器件中往往集成一些高速计算单元MAC，如宽位宽的乘法单元。这就太大加快了现场可编程器件的速度；此外为了便于可编程器件的使用和调试，器件中一般还集成了一定数量的片内SRAM和JTAG等测试电路，这进一步为现场可编程器件作为ASIC的验证平台带来了便利。现场可编程器件的可编程特性大大加快了验证速度，设计的修改能很快的在可编程器件平台上得到验证。采用现场可编程器件作为验证的硬件平台有着其他基于软件验证没有的优势。现在芯片往往需要和特定软件配合才能正常工作，也就是所谓的驱动软件。通过采用基于可编程器件的验证技术，可以将可编程器件放入最终系统中进行调试，这就使得在芯片设计阶段就能完成驱动软件和芯片的调试，及早发现在实际系统运用中芯片可能存在的问题和驱动软件与芯片配合上可能存在的问题。大大缩短了芯片后期应用研发的时间，从而缩短了整个芯片的设计周期，为设计高质量芯片提供强有力的保障。第二节ASIC与FPGA实现的区别采用基于FPGA原型技术验证ASIC设计，首先需要把ASIC设计转化为FPGA设计。要顺利成功完成ASIC设计向FPGA设计的转变首先需要了解ASIC芯片实现和FPGA实现之间的区别。现代芯片设计前端设计一般采用VHDL或VERILOG等硬件描述语言完成芯片系统的描述，然后采用综合工具把RTL级代码映射到对应芯片制造厂提供的标准单元。这些标准单元通常包括完成逻辑功能的与T