简单组合逻辑电路的设计

1、 简单组合逻辑电路的设计 计21 王振 1.实验目的（1） 深入理解用小规模数字集成电路组成组合逻辑电路的分析与设计方法。（2） 通过全加运算电路和减法运算电路的设计，熟悉“补码”的概念以及用“补码”实现减法运算的方法。 2.实验任务（1） 用给定的小规模数字集成电路，设计并安装一个两位全加运算电路, 实现C=A+B的运算 （A和B分别为03的数），并用数码管显示运算结果。（2） 用给定的小规模数字集成电路，设计并安装一个两位减法运算电路, 实现C=AB的运算（A和B分别为03的数），并用数码管显示运算结果。3实验原理 见实验指导书13页；4.实验内容（1）任务一：用给定的小规模数字集成电路，

2、设计并安装一个两位全加运算电路, 实现C=A+B的运算 （A和B分别为03的数），并用数码管显示运算结果。（2）任务二：用给定的小规模数字集成电路，设计并安装一个两位减法运算电路, 实现C=AB的运算（A和B分别为03的数），当AB时，数码管显示出相减的差值；当AB时，数码管显示出用补码表示的差值，借位信息用发光二极管指示。（3）任务三：将实验内容（2）中的两位减法电路进行必要的修改，当AB时显示所得的差；当AB时显示出负号及用原码表示的差值。5.实验数据与电路设计方法（1）任务一：设计电路图如下，设计思路为将两个一位全加器级联：（2）任务二：设计思路为将减数取补码，取补码的方式为先将各位取反

3、，然后再讲原来的仅进位C0 由原来的“0”改为“1”，即将反码设置为了补码，然后作为新的输入进行二位相加相加，但此次的得数需要判断是否是正数，判断方法为若Cn为“1”则为正数，得到为原码，Cn为“0”则为负数，得到的为补码。任务二不要求将补码转化为原码输出（3） 任务三：这是需要进行的修改为将输出的原码保持原码输出，补码转化为原码再输出。此时我的思路先画出功能表，再总结出逻辑表达式，功能表如下：总结出逻辑表达式为：D0=D0D1=（Cn&D0）xorD1；6.思考题（2）产生原因：实际的门电路是有传输延时的，即输入信号改变时，输出信号到达新的稳态值有一个时间延迟。一般来说，当一个门的输入有两个

4、戒两个以上变量改变时，由于这些变量是经过不同的路径产生的，使得它们状态改变的时刻有先后，这种时差引起的现象称为竞争。竞争的结果有可能产生险象，并造成错误的后果，影响系统的工作。消除方法： 1、代数法根据组合逻辑的表达式判断是否存在险象并消除。在函数表达式中加上多余的与项或乘上多余的或项，使原函数不再可能在某种条件下化成 X+X戒X*X的形式 2、卡诺图法在卡诺图中，只要两个方格群有一条边相邻，就有可能发生险象，应该搭接一个方格消除险象。7在实验中问题以及实验总结。（1）实验时数字显示不对。错误原因：首先：数码管的ABCD接入口位权是由低到高，当时理解成了A是最高位。其次，没有用到的端口要接地（2）数码管显示不清晰 错误原因：所用芯片忘记了接地，于是就将它们的引脚7，均接上了地，显示才归于正常。（3）原本已经连接好了电路，但是第二天出现了故障，错误原因：经过排查竟然是与非门芯片的一个与非门出现故障，这个故障属于硬件故障。（4） 在进行任务二时，当计算（3-1）时，借位信息发生错误。原因发生在了连线的时候，因为这里