阶段性考核之一 - 组合逻辑电路设计实验

1、阶段性考核之一 - 组合逻辑电路设计实验 阶段性考核之一：【平时成绩10分】 组合逻辑部分设计型实验报告 实验题目 学生姓名 班 级 学 号 任课教师 实验成绩 完成时间 设计一个实现两个一位二进制数相加的全加器电路 马欣跃 电信122 2012301020206 邢晓敏 实验题目 设计一个实现两个一位二进制数相加的全加器电路 本次实验要求学生用多种方案分别设计一个实现两个一位二进制数相加的全加器电路。其目的在于： 1. 使学生深入理解分立元件构成的组合逻辑电路设计过程； 实验目的 2. 通过实验手段，使学生加深对典型集成中规模组合逻辑电路译码器和数据选择器实现逻辑函数这一知识点的理解。 3.

2、 时初步锻炼学生的动手实践能力。 1. 用分立元件设计完成该功能电路。具体要求： （1） 试用2输入与非门芯片实现该电路；【要求指明所需芯片型号、功能和具体数量】 （2） 试用最少个数的芯片实现该电路。【要求指明所需芯片型号、功能和具体数量】 （3） 以上两方案只需用multisim仿真软件仿真实现即可，无需到实验室进行实物搭接。但在该实验报告中要求必须有完整的设计过程和仿真电路图。 具体 2. 用3线-8线译码器7ls138设计完成该功能电路。【要求指明所需芯片型号、功能和具体数量】 实验 3. 用双4选1数据选择器74ls153设计完成该功能电路。【要求指明所要求 需芯片型号、功能和具体数

3、量】 4. 以上1、2、3规定的实现方案要求都要用数码管来显示十进制的计算结果。 5. 上述2、3两种方案的实现既要有multisim仿真实验过程，又要求到实验室进行实物搭接。在该实验报告中要有完整的设计过程、仿真电路图和实验调试过程。 6. 总结本次实验的收获、体会以及建议，填入本实验报告的相应位置中。【收获、体会必须写！】 设计过程 1 一用分立元件设计完成两个一位二进制数全加器 方案一：用2输入与非门实现 1设计过程： 全加器真值表 写出全加器逻辑函数表达式，并转化成与非-与非式 s?abc?abc?abc?abcco?abc?abc?abc?abcai 0 0 0 0 1 1 1 1

4、bi 0 0 1 1 0 0 1 1 ci-1 0 1 0 1 0 1 0 1 si 0 1 1 0 1 0 0 1 ci 0 0 0 1 0 1 1 1 si?aibici?1?aibici?1?aibici?1?aibici?1?ai?bi?ci?1ci?aibici?1?aibici?1?aibici?1?aibici?1 ?ai?bi?ci?1?aibi?ai?bi?ci?1?aibia?b?ab?ab?aa?bb?aa?b?ba?b?a?ab?b?ab?a?ab?b?ab? 画出电路图 2 2所用器件： 2输入与非门7401九个 实现与非功能 数码管译码器7448一个 用于驱动数码管

5、 共阴极数码管一个 用于显示结果 3仿真实现过程： a b c 三个开关控制输入0或1，当1个开关闭合时，数码管显示数字1；当2个开关闭合时，数码管显示2；当3个开关闭合时显示3。开始没有注意到7448要搭配共阴极数码管，用了7447驱动，结果不显示数字，后改为7448，正常显示结果。 方案二：用最少个数的芯片实现 1设计过程： 写出全加器的逻辑表达式 s?abc?abc?abc?abl 3 二用3线-8线译码器7ls138设计完成该功能电路【方案三】 1设计过程： 3线-8线译码器74ls138真值表 输入 输出 g1 g2a g2b x x 0 1 1 1 1 1 1 1 1 1 x x

6、0 0 0 0 0 0 0 0 x 1 x 0 0 0 0 0 0 0 0 c x x x 0 0 0 0 1 1 1 1 b x x x 0 0 1 1 0 0 1 1 a x x x 0 1 0 1 0 1 0 1 y0 1 1 1 0 1 1 1 1 1 1 1 y1 1 1 1 1 0 1 1 1 1 1 1 y2 1 1 1 1 1 0 1 1 1 1 1 y3 1 1 1 1 1 1 0 1 1 1 1 y4 1 1 1 1 1 1 1 0 1 1 1 y5 1 1 1 1 1 1 1 1 0 1 1 y6 1 1 1 1 1 1 1 1 1 0 1 y7 1 1 1 1 1 1 1 1 1 1 0 根据全加器真值表写出函数表达式，并化为最小项之和形式 s?abc?abc?abc?abcco?abc?abc?abc?abcs?m1?m2?m4?m7co?