RS锁存器、触发器_第1页
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文档简介

1、锁存器(latch)、触发器(flip-flop)、 时钟、锁存器、触发器a) 时钟(clock pulse, CP)：其信号周期性变化b) 课本已声明，一般将锁存器和触发器统称触发器。3.1节的“触发器”其实为锁存器。c) 触发器：只有时钟信号触发(trigger)它，才有可能引起它的输出状态改变。i. 由时钟信号触发引起输出状态改变，并且该状态在下一次被触发之前始终不会被改变的器件ii. 时序上容易分析控制，对脉冲边沿敏感，一般没有毛刺；不能即时响应。d) 锁存器：时钟信号的触发并不是它输出状态改变的必要条件（使能与触发不同；可由时钟信号使能）i. 输出状态不是由时钟信号触发，或者虽然由时

2、钟信号触发，但在时钟信号的某个电平下，输入会（即时地）随着输入而改变的器件。ii. 即时响应（相对于触发器），对脉冲敏感，逻辑门数量少；易产生毛刺，时序分析困难，可能有些输入状态不被允许。一、 RS(set/reset)锁存器a) 电路图、输入分析 以左图为例分析输入：1. /R=0,/S=0Q=/Q=1。锁存的Q、/Q应是互补的输出，而现在两个输出相等。触发器的次态取决于哪个输入先回到0。这种情况对于锁存器来讲是不允许的；2./R=0,/S=1由于/S=1，故Q的状态取决于/Q的状态，而由于/R=0,/Q=1,故Q=0，所以说当/R=0,/S=1时触发器被置0；3./R=1,/S=0与上一种

3、情况相反，其Q=1,/Q=0,即触发器被置1；4./R=1,/S=1由于输入为低电平有效，而现在输入皆为高电平，输出状态保持不变。b) 真值表、状态表、逻辑表达式、激励表/R/SQn+1功能00不允许状态/R/SQn+1功能010置0101置1111保持状态表：QnQn+1SR=00SR=01SR=11SR=10000d1110d1逻辑表达式（由状态表，使用圈卡诺图的方法可得）：Qn+1=S+/RQn/S+/R=1激励表：以现态和次态为自变量，输出为因变量的“真值表”。在已知状态变化的情况下找出实现该状态变化的激励条件。c) 带同步时钟的RS锁存器E=1时，锁存器的输出才受R、S控制。E可为时钟脉冲CP。二、 JK、D、T锁存器a) JK：JK=1时Qn+1= /Qn。其余与RS相同。Qn+1=J/Qn+/KQ

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