（完整版）计算机组成原理期末习题与答案

1、本word文档可编辑可修改 本科生期末试卷 五一选择题（每题 1分，共 10分）1对计算机 的产生有重要影响 的是：A牛顿、维纳、图灵_。B莱布尼兹、布尔、图灵C巴贝奇、维纳、麦克斯韦D莱布尼兹、布尔、克雷2假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校校验 的字符码是A 11001011 B 11010110 C 11000001 D 11001001_。_。3按其数据流 的传递过程和控制节拍来看，阵列乘法器可认为是A全串行运算 的乘法器B全并行运算 的乘法器C 串并行运算 的乘法器D 并串型运算 的乘法器4某计算机字长 32位，其存储容量为 16MB，若按双字编址，它 的寻址范围是

2、A 0 16MB B 0 8M C 0 8MB D 0 16MB_。5双端口存储器在 _情况下会发生读 /写冲突。A左端口与右端口 的地址码不同B左端口与右端口 的地址码相同C左端口与右端口 的数据码相同D左端口与右端口 的数据码不同6程序控制类指令 的功能是A进行算术运算和逻辑运算_。B进行主存与 CPU之间 的数据传送C进行 CPU和 I / O设备之间 的数据传送D改变程序执行顺序7由于 CPU内部 的操作速度较快，而通常用 _来规定。CPU访问一次主存所花 的时间较长，因此机器周期A主存中读取一个指令字 的最短时间B主存中读取一个数据字 的最长时间C主存中写入一个数据字 的平均时间D主

3、存中读取一个数据字 的平均时间8系统总线中控制线 的功能是_。A提供主存、 I / O接口设备 的控制信号响应信号B提供数据信息C提供时序信号D提供主存、 I / O接口设备 的响应信号9具有自同步能力 的记录方式是A NRZ 0 B NRZ 1_。C PMD MFM10 IEEE1394 的高速特性适合于新型高速硬盘和多媒体数据传送，它 的数据传输率可以是_。A 100兆位 /秒B 200兆位 /秒C 400兆位 /秒D 300兆位 /秒1关注我 实时更新 最新资料 二填空题（每题 3分，共 24分）1 Cache是一种 A. _存储器，是为了解决 CPU和主存之间 B. _不匹配而采用 的

4、一项重要硬件技术。现发展为多级cache体系， C. _分设体系。2 RISC指令系统 的最大特点是： A. _；B. _;C. _种类少。只有取数数指令访问存储器。/存3 并行处理技术已成为计算计技术发展 的主流。它可贯穿于信息加工 的各个步骤和阶段。概括起来，主要有三种形式 A. _并行； B. _并行； C. _并行。4.为了解决多个 A. _同时竞争总线， B. _必须具有 C. _部件。5.软磁盘和硬磁盘 的 A. _原理与 B. _方式基本相同，但在 C. _和性能上存在较大差别。6选择型 DMA控制器在 A. _可以连接多个设备，而在设备，适合于连接 C. _设备。B. _只能允

5、许连接一个7主存与 cache 的地址映射有 A. _、B. _、C. _三种方式。其中组相连方式适度地兼顾了前二者 的优点，又尽量避免其缺点，从灵活性、命中率、硬件投资来说较为理想。8流水 CPU是以 A. _为原理构造 的处理器，是一种非常前 的 C. _微处理器几乎无一例外 的使用了流水技术。B. _ 的并行技术。目三应用题1.（11分） CPU执行一段程序时， cache完成存取 的次数为 3800次，主存完成存取 的次/主存系统 的效率和数为 200次，已知 cache存取周期为 50 ,主存为 250ns,求 cachens平均访问时间。2.3.（11分）某加法器进位链小组信号为

6、C C C C，低位来 的信号为 C，请分别按下述4 3 2 1 0两种方式写出 C C C C 的逻辑表达式。4321（1 ）串行进位方式（11分）图 B5.1所示为存贮器 的地址空间分布图和存贮器 的地址译码电路，后者可在（2 ）并行进位方式A组跨接端和 B组跨接端之间分别进行接线。74LS139是 2：4译码器，使能端 G接地表示译码器处于正常译码状态。要求：完成 A组跨接端与 B组跨接端内部 的正确连接，以便使地址译码电路按图 的要求正确寻址。图 B5.12 4.（11分）运算器结构如图 B5.2所示， R，R， R是三个寄存器， A和 B是两个三选1 2 3一 的多路开关，通路 的选

7、择由AS ,AS1和 BS0，BS 1端控制，例如 BS BS = 11时，选001择 R3，BS BS = 01时，选择R， ALU是算术 /逻辑单元。 S S为它 的两个操作1 2011控制端。其功能如下：图 B5.2S S = 00时， ALU输出 = A12S S = 01时， ALU输出 = A + B12S1S2= 10时， ALU输出 = A BS S = 11时， ALU输出 = A B12请设计控制运算器通路 的微指令格式。5.6.（11分）集中式仲裁有几种方式？画出独立请求方式 的逻辑图，说明其工作原理。（11分）单级中断中，采用串行排队链法来实现具有公共请求线 的中断优先

8、级识别，请画出中断向量为 001010， 001011，001000三个设备 的判优识别逻辑图。本科生期末试卷五答案一选择题1 B6 D2. D7. A3. B8. A4. B5. B9.C、 D10. A、B、C二填空题。1.A.高速缓冲2. A.指令条数B.速度 C.指令 cache与数据 cacheB.指令长度 C.指令格式和寻址方式3.A.时间 B.空间 C.时间 +空间并行4.A.主设备 B.控制权 C.总线仲裁5.A.存储 B.记录 C.结构6.A.物理 B.逻辑 C.高速7.A.全相连B.直接相连C.组相连C.高性能。8.A.时间并行性B.经济而实用3 三应用题1.解：命中率 H

9、 = N /（N + N） = 3800 / (3800 + 200) = 0.95e C m= 250ns / 50ns = 5主存慢于 cache 的倍率：r = t / tcm访问效率：e = 1 / r + (1 r)H = 1 / 5 + (1 5)0.95 = 83.3 %平均访问时间：t = t / e = 50ns / 0.833 = 60nsac2.解：（1）串行进位方式：C1= G1其中： G = A B，P = A 1B11111+ P C01C = G + P C1G = A B，P = A B223232322222C= G+ PC2G3= A3B3, P3= A3

10、B3C = G + P C3G = A B , P = A B44 4 4 4 4444(2)并行进位方式：C1 = G1+ P C01C = G + P G + P P C0222121C = G + P G + P P G + P P P C03332321321C = G + P G + P P G + P P P G + P P P P C044434324 3214321其中 G1 G4，P1P4表达式与串行进位方式相同。3.解：根据图 B5.3中已知， ROM 的空间地址为 0000H 3FFFH， ROM 的地址空1 2间地址为 4000H 7FFFH，RAM 1 的地址空间为

11、C000H DFFFH RAM 2 的地址空，间为 E000H FFFFH。图 B5.34位 A A状态如下：15 120000 0011 ROM 1对应上述空间，地址码最高4 0100 0111 ROM 21100 1101 RAM11110 1111 RAM 22：4译码器对 A A两位进行译码，产生四路输出，其中：y = 00对应 ROM 10，1512y1= 01对应 ROM2， y3= 11对应 RAM和 RAM。然后用 A区分是 RAM（A = 0）1 2 13 1 1313还是 RAM 2（A = 1），此处采用部分译码。由此，两组端子 的连接方法如下：1 6， 2 5， 3 7， 8 12， 11 14， 9 3解：采用水平微指令格式，且直接控制方式，顺序控制字段假设测试位：4.4位，其中一位判别2位2位2位3位1位3位AR，AR，AR 3AS A