数字逻辑第6章习题参考解答

1、第6章习题参考解答6-3画出74x27三输入或非门的德摩根等效符号。解：图形如下6-10在图X6.9电路中采用74AHCT00替换74LS00,利用表6-2的信息，确定从输入端到输出端的最大时间延迟。解：该图中从输入到输出需要经过 6个NAND2 ；每个NAND2 （74AHCT00）的最大时间延迟为 9 ns；所以从输入端到输出端的最大时间延迟为：54 nso6-31 BUT门的可能定义是：“如果A1和B1为1,但A2或B2为0,则丫1为1； Y274x00、04、的定义是对称的。”写出真值表并找出BUT门输出的最小“积之和”表达式。画出用反 相门电路实现该表达式的逻辑图，假设只有未取反的输

2、入可用。你可以从10、20、30组件中选用门电路。解：真值表如下A1B1A2B2Y1Y2A1B1A2B2Y1Y2000000100000000100100100001000101000001101101101010000110010010100110110011000111010011101111100利用卡诺图进行化简，可以得到最小积之和表达式为丫仁A1 B1 A2 +A1 B1 B2Y2=A1 A2 B2+B1-A2- B2Y采用74x04得到各反相器采用74x10得到3输入与非采用74x00得到2输入与非实现的逻辑图如下:Q 74X1474X10 r -rt.MJ cyA1B25兀6机辽

3、：dJ -n *13: g叽唧，I-LS-B1 (A1 B1 B2)12iL、:(Al B1 血 y即,:(A2 B2 A1ajLz r 1 (A2B2B1)74X00V13Y2；66-32做出练习题6-31定义的BUT门的CMOS门级设计，可以采用各种反相门逻辑的组合（不一定是二级“积之和”）,要求使用的晶体管数目最少，写出输出表达式并画出 逻辑图。解：CMOS反相门的晶体管用量为基本单元输入端数量的 2倍;对6-31的函数式进行变换:丫1 =A1 ”B1 A+AI ”B1 B2=(A1 ”B1 卜(A2+B2J=(A1 ”B(A2 B2)丫2 =A2 B2 ”A1叶A2 B2 B1 = (

4、A2 ”B2) (A1+BT)=(A2 ”B2 HA1 ”B1)利用圈-圈逻辑设计，可以得到下列结构:丫1 = (A1 B1 弋A2 2 ) 丫2 = (A2 B2 弋A1 -Bl)Al期即加；Blt缈血|応 k :ANU； -Y2A2B2TTY1B2I丁:狛芒r-i:狛忙此结构晶体管用量为20只（原设计中晶体管用量为40只）6-20采用一片74x138或74x139二进制译码器和NAND门，实现下列单输出或多数出逻辑函数。解：a） F =2：x,y,z（247）74x138YOG1Y1G2AY2G2BY3Y4AY5BY6CY7A3H-A-Db） F P a,bc（34567）=S a,b,c

5、（,1,2） r74x138FG1VIG2AY2G2BY3AY56Y6CY7C） F =I：A,B,c,d（21,12）=D2 a,b,c（,1,5,6）Fd) F -WwxY,2,3,4,5,8,10,12,14)-!： W,Z(2) + W2： X,Y(1,2)74x139e)1G1Y01Y11A1Y2IB1Y32G2Y02Y12A2Y22B2Y3AAAAA A AAFZw,x,y(0,2,4,M G -Wwxy2,3,6)FGf) 2 a,b,c(2,6)=C逻 A,B(1,3) G =送 ,D,E (023)95； d,e(023)74x1391G1Y01Y11A1Y2IB1Y32G2

6、Y02Y12A2Y22B2Y3C- AAAA A6-38假设要求设计一种新的组件：优化的十进制译码器，它只有十进制输入组合。与取消6个输出的4-16译码器相比，怎样使这样的译码器价格降至最低？写出价格最低 译码器的全部10个输出的逻辑等式。假设输入和输出高电平有效且没有使能输入。解:设输入为:A，B，C，D，将6个输入组合作为无关项以化简其余输出的乘积项，输出函数卡诺图如下:0001 111000011110YOY4dY8Y1Y5dY9Y3Y7ddY2Y6dd利用无关项进行最小成本设计，可以得到下列输出函数:Y0 =ABCDY1 = ABCDY4 = B CDY5 = B CD与4-16译码器

7、的前10个输出的实现相比，减少了 10个与门输入端，减少了 20只晶体管的用量。6-43采用一片SSI器件(4 x Nand2)和一片74x138，实现下列4个逻辑函数。解：F1 =XYZ+X 丫=2； x,y,z（0,7） F2 =XYZ +X Y Z x,y,z（1,6）F3=XY Z+X YZ =2； x,y,z（2,5）F4 = X YZXY Z x,y,J3,4）F1F2F3F46-21图X6.21电路有什么可怕的错误？提出消除这个错误的方法。解：该电路中74x139两个2-4译码器同时使能，会导致2个3态门同时导通，导致输 出逻辑电平冲突。为解决这一问题，可将使能端分开，进行反相连

8、接，各自使能，即可 消除该错误。6-63设计适合于24引脚IC封装的3输入，5位多路复用器，写出真值表并画出逻辑图和逻辑符号。解：设数据输入A(4.0),B(4.0),C(4.0)，数据输出丫(4.0)选择端S1,S0J则 Y=S1 S0 A+S1 S0 B+S1 S0-C真值表:S1S0Y00d01C10B11A其中Y,A,B,C均为5位总线，S1, S2为单线，加上电源和接地，可以采用24引脚IC封装。逻辑图和逻辑符号如下:S1 =soSIso6-68对于图X6.68所示CMOS电路实现的逻辑功能，写出真值表并画出逻辑图（电 路包含3.7.1节介绍的传输门）。解:SABZSABZ00001

9、000001010110101110001111111Z=ASZ=SBZ=AS +BS为2选1多路器逻辑图为:Z6-24采用奇数块XNOR门，用图6-70（a）的形式构成某种校验电路，该电路实现什 么功能？ 解：XNOR为XOR增加一个反相圈构成；对于偶数块的连接，利用圈到圈设计可以看 到，功能与XOR的连接相同（如下图所示）；所以，对于奇数块连接时，输出与对应 XOR连接电路正好相反，即得到偶校验电路。 :航 P6-96采用3块74x682和必要的门电路设计一个 24位比较器，将2个24位的无符号数P和Q进行比较，产生2位输出表达P=Q和PQ。解：利用3块74x682（ 8位数值比较器）分别

10、进行高中低 3个8位段的比较;将各段的PEQQ_L进行NAND运算，可以得到PEQQ（ P=Q）；PEQQ = PEQQ1 + PEQQ2 + PEQQ3 = (PEQQT+ PEQQ2 + PEQQ3)利用下式可以得到PGTQ （PQ）:PGTQ = PGTQ1 + PEQQ1 ”PGTQ2 + PEQQ1 PEQQ 2 PGTQ 3 =(PGTQ1 (PEQQ1+PGTQ2卜(PEQQT+PEQQ2+PGTQ3) 电路连接图如下所示:74x682P231I6P7.O1PEOOQ23.J6Q7|P GTOPEQQ1r PGTO1774x682P7.OP EOQop.oiPGTOP15.,8Q15.83 PEO0274x682PEOOOp.Oi|P GTOPR-OQ|77 PEQQ3 n P GOT3=PGTO2PEQQPGTQ6-97设计一个3位相等检测器，该器件具有6个输入端：SLOT2.0和GRANT2.O，一个低电平有效的输出端 MATCH_L。禾用表6-2，6-