《可编程逻辑器件》PPT课件

1、2021/3/6,1,第八章 可编程逻辑器件,8.3 可编程阵列逻辑(PAL,8.4 通用阵列逻辑(GAL,8.5 高密度PLD,8.7 现场可编程门阵列（FPGA,8.1 概述,8.2 现场可编程逻辑阵列(FPLA,2021/3/6,2,8.1 概述,目前集成电路分为通用型和专用型两大类,通用集成电路：如前面讲过的SSI，MSI，CPU等。特点,1. 可实现预定制的逻辑功能，但功能相对简单,2. 构成复杂系统时，功耗大、可靠性差，灵活性差,专用型集成电路（ASIC）分为定制型和半定制型,一）定制型：由用户提出功能，交工厂生产。其特点是,1. 体积小、功耗低、可靠性高,2. 批量小时成本高，设

2、计制造周期长,3. 用户不可编程,一、数字集成电路按逻辑功能分类,2021/3/6,3,二）半定制型：是厂家作为通用产品生产，而逻辑功能由用户自行编程设计的ASIC芯片,如可编程逻辑器件（PLD）。其特点是,1. 用户可编程，可加密，因此使用方便,2. 组成的系统体积小，功耗低，可靠性高，集成度高,3. 适合批量生产,二、电子设计自动化（EDAElectronic Design Automation）简介,1. PLD是实现电子设计自动化的硬件基础,2021/3/6,4,基于芯片的设计方法,可编程器件,芯 片 设 计,电路板的设计,电 子 系 统,传统电子系统设计方法,固定功能元件,电路板的设

3、计,电 子 系 统,EDA是“基于芯片的设计方法”,传统的数字系统设计方法是“固定功能集成块+连线”，见图,当然，仅有硬件还不够，还要有EDA软件。本章只介绍硬件,2021/3/6,5,2.基于PLD设计流程,基于可编程逻辑器件设计分为三个步骤：设计输入、设计 实现、编程。其设计流程如下图,设计实现：生成下载所需的各种文件,器件编程：即“下载”和“配置”，即将编程数据放到具体的可编程器件中,2021/3/6,6,3.用PLD设计数字系统的特点,采用PLD设计数字系统和中小规模相比具有如下特点,1） 减小系统体积：单片PLD有很高的密度，可容纳中小规模集成电路的几片到十几片。（低密度PLD小于7

4、00门/片，高密度PLD每片达数万门，最高达25万门,2） 增强逻辑设计的灵活性：使用PLD器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；用户可随时修改,3）缩短设计周期：由于可完全由用户编程，用PLD设计一个系统所需时间比传统方式大为缩短,4）用PLD与或两级结构实现任何逻辑功能，比用中小规模器件所需的逻辑级数少。这不仅简化了系统设计，而且减少了级间延迟，提高了系统的处理速度,2021/3/6,7,7）系统具有加密功能：多数PLD器件，如GAL或高密度可编程逻辑器件，本身具有加密功能。设计者在设计时选中加密项，可编程逻辑器件就被加密。器件的逻辑功能无法被读出，有效地防止电路被抄袭,

5、5）由于PLD集成度高，测试与装配的量大大减少。PLD可多次编程，这就使多次改变逻辑设计简单易行，从而有效地降低了成本,6）提高系统的可靠性：用PLD器件设计的系统减少了芯片数量和印制板面积，减少相互间的连线，增加了平均寿命, 提高抗干扰能力，从而增加了系统的可靠性,2021/3/6,8,1.PLD的基本结构,它们组成结构基本相似,三、PLD概述,2021/3/6,9,F2=B+C+D,2.PLD的逻辑符号表示方法,1） 输入缓冲器表示方法,2） 与门和或门的表示方法,F1=ABC,2021/3/6,10,下图列出了连接的三种特殊情况,输入全编程，输出为0,也可简单地在对应的与门中画叉，因此E

6、=D=0,乘积项与任何输入信号都没有接通，相当与门输出为1,2021/3/6,11,PLD中用的逻辑图符号,2021/3/6,12,下图给出最简单的PROM电路图，右图是左图的简化形式,实现的函数为,2021/3/6,13,3.PLD的结构类型,1）与固定、或编程：PROM,2）与或全编程：FPLA,3）与编程、或固定：PAL、GAL、EPLD、FPGA,1） 与固定、或编程：（PROM,PLD基本结构大致相同，根据与或阵列是否可编程分为三类,0 0 0,0 0 1,0 1 0,1 1 1,2021/3/6,14,2） 与、或全编程,代表器件是FPLA（Field Programmable L

7、ogic Array,3）与编程、或固定： 代表器件PAL（Programmable Array Logic） 和GAL（Generic Array Logic） 、EPLD、FPGA （Field Programmable Gate Array,在这种结构中，与阵列可编程，或阵列中每个或门所连接的乘积项是固定的，见下页图。其中EPLD和FPGA的结构还要复杂得多，我们将在后面介绍,2021/3/6,15,每个交叉点都可编程,O1,O1为两个乘积项之和,与阵列可编程，或阵列不可编程的PLD,2021/3/6,16,4.PLD的分类（按集成度分类,可编程逻辑器件PLD,2021/3/6,17,组

8、合电路和时序电路结构的通用形式,8.2 现场可编程逻辑阵列（FPLA,2021/3/6,18,组合电路和时序电路结构的通用形式,2021/3/6,19,8.3 可编程阵列逻辑器件（PAL,8.3.1 PAL的基本结构,PAL是由可编程的与阵列、固定的或阵列和输出电路三部分组成。有些PAL器件中，输出电路包含触发器和从 触发器输出端到与阵列的反馈线，便于实现时序逻辑电路。同一型号的PAL器件的输入、输出端个数固定,含一个可编程的与阵列逻辑和一个固定的或阵列逻辑,2021/3/6,20,PAL 与阵列可编程、或阵列固定,FPLA 与、或阵列均可编程,2021/3/6,21,1. 专用输出结构,I,

9、8.3.2 PAL的几种输出电路结构和反馈形式,这种结构的输出端只能作输出用，不能作输入用。因电路中不含触发器，所以只能实现组合逻辑电路。输出端可以是或门、或非门，或者互补输出结构,目前常用的产品有 PAL10H8(10输入，8输出，高电平输出有效)、PAL10L8、 PAL16C1(16输入，1输出，互补型输出)等,2021/3/6,22,用途：产生组合逻辑电路,1. 专用输出结构,2021/3/6,23,全加器,2021/3/6,24,2. 可编程I/O输出结构,用途：组合逻辑电路， 有三态控制可实现总线连接 可将输出作输入用,2021/3/6,25,这种结构的或门输出经过三态输出缓冲器，

10、可直接送往输出，也可再经互补输出的缓冲器反馈到与阵列输入。即它既可作为输出用，也可作为输入用。用于实现复杂的组合逻辑电路,目前常用的产品有 PAL16L8、PAL20L10等,在有些可编程I/O结构的PAL器件中，在与或逻辑阵列的输出和三态缓冲器之间还设置有可编程的异或门。通过对异或门一个可编程输入端的编程可以控制输出的极性,2021/3/6,26,3. 寄存器型输出结构：也称作时序结构，如下图所示,用途：产生时序逻辑电路,2021/3/6,27,4. 带异或门的寄存器型输出结构,目前常用的产品有 PAL20X4、PAL20X8(X表示异或输出型)等,时序逻辑电路 还可便于对“与-或”输出求反

11、,2021/3/6,28,5. 运算选通反馈输出结构,时序逻辑电路 可产生A、B的十六种算术、逻辑运算,2021/3/6,29,PAL器件产品型号说明,1) 生产厂家对PAL器件的命名，前面一般还有厂家的标志； (2) 代表制造工艺：空白代表TTL，C代表CMOS; (3) 代表PAL器件的最大阵列输入数； (4) 代表输出电路类型（见另页）。 (5) 代表最大的组合输出端数目或最大的寄存器数目。 (6) 表示器件功耗级别、速度等级，封装形式等信息,2021/3/6,30,2021/3/6,31,8.3.3 PAL的应用举例,例8.3.1】 用PAL器件设计一个数值判别电路。要求判断4位二进制

12、数DCBA的大小属于05、610、1115三个区间的哪一个之内,解,设Y0=1 表示DCBA的数值在 0-5之间,设Y1=1 表示DCBA的数值在 6-10之间,设Y2=1 表示DCBA的数值在 11-15之间,则可列真值表如下,2021/3/6,32,写出表达式,2021/3/6,33,卡诺图化简,这是一组具有四输入变量，三输出端的组合逻辑函数。用PAL器件实现，应选四个以上输入端，三个以上输出端的器件，且至少有一个输出含有三个以上的乘积项。所以可选择PAL14H4。然后按表达式进行编程即可。图见8.3.10,1 1 1 1 1 1,1 1 1,1,1 1,1 1,1,2021/3/6,34

13、,采用E2CMOS工艺和灵活的输出结构，有电擦除、可反复编程的特性,与PAL相比，GAL的输出结构配置了可以任意组态的输出逻辑宏单元OLMC（Output Logic Macro Cell）。因此，同一型号的GAL器件可满足多种不同的需要,一、电路结构形式 可编程“与”阵列 + 固定“或”阵列 + 可编程输出电路 OLMC,8.4 通用阵列逻辑（GAL,2021/3/6,35,GAL和PAL在结构上的区别见下图,2021/3/6,36,逻辑图； 引脚图,GAL16V8逻辑图及引脚图,2021/3/6,37,二 、GAL输出逻辑宏单元OLMC的组成,输出逻辑宏单元OLMC 由或门、异或门、D触发

14、器、多路选择器MUX、时钟控制、使能控制和编程元件等组成，如下图,2021/3/6,38,1个或门,1个异或门,1个D触发器,功能：将与阵列的乘积项进行逻辑或，然后送到异或门,A与极性控制信号XOR(n)异或。当XOR（n）=1时，异或门对A反；XOR（n）=0时，异或门输出为A。如XOR（16）=1，表示第16号引脚输出信号的极性是高有效,存储异或门的输出信息。只要有一个OLMC设置成寄存器输出组态，则1号脚就是CP时钟信号,2021/3/6,39,结构控制字,结构控制字,产生对多路开关的地址控制信号,2021/3/6,40,乘积项选择器(2选1,输出选择器(2选1,三态选择器(4选1,反馈

15、选择器(4选1,2021/3/6,41,三 、输出逻辑宏单元OLMC组态,输出逻辑宏单元由对AC1(n) 和AC0进行编程决定PTMUX、TSMUX、OMUX和FMUX的输出，共有5种基本组态,专用输入组态、专用输出组态、复合输入/输出组态、寄存器组态和寄存器组合I/O组态。8个宏单元可以处于相同的组态，或者有选择地处于不同组态,1) 专用输入组态 ：如下图所示,此时AC1(n)1，AC00，使TSMUX输出为0，三态输出缓冲器的输出呈现高电阻，本单元输出功能被禁止,2021/3/6,42,2) 专用组合输出组态【AC0=0，AC1(n)0】：如下图所示,FMUX选择接地,本单元和相邻单元的反

16、馈信号均被阻断,PTMUX选择1，第一与项送入或门,OMUX选择0，跨过DFF,TSMUX选择VCC,2021/3/6,43,3) 寄存器组态：当AC1(n)0，AC01时，如下图所示,OMUX选中1端，DFF的Q端输出,2021/3/6,44,4）反馈组合输出组态：AC0=AC1(n)=1,且SYN=1,2.输出信号反馈到与阵列,5）时序电路中的组合输出AC0=AC1(n)，且SYN=0,这时其他OLMC中至少有一个工作在寄存器组态，而该OLMC作为组合电路使用,与（4）不同在于CLK和OE端作为公共信号使用,和专用输出组态比，有两点不同,1.三态门使能端接第一与项,GAL的输入，输出电路和

17、特性留给同学自学,2021/3/6,45,一）优点： GAL是继PAL之后具有较高性能的PLD，和PAL相比，具有以下优点,1) 有较高的通用性和灵活性：它的每个逻辑宏单元可以根据需要任意组态，既可实现组合电路，又可实现时序电路,2) 利用率高：GAL采用电可擦除CMOS技术，可以用电压信号擦除并可重新编程。因此，可反复使用,3) 高性能的E2COMS工艺：使GAL的高速度、低功耗，编程数据可保存20年以上,四、GAL的特点,2021/3/6,46,二）GAL器件的缺点,1)时钟必须共用,2)或的乘积项最多只有8个,3)GAL器件的规模小,达不到在单片内集成一个数字系统的要求,4)尽管GAL器

18、件有加密的功能，但随着解密技术的发展，对于这种阵列规模小的可编程逻辑器件解密已不是难题,EPLD、FPGA等高密度可编程逻辑器件出现后，上述缺点都得到克服,2021/3/6,47,1. EPLD（Erasable Programmable Logic Device）。分为两类：一类是紫外线可擦除的EPLD（采用UVEPROM工艺），另一类是电可擦除EPLD（采用E2PROM工艺,2. EPLD采用COMS工艺，属高密度可编程逻辑器件HDPLD（集成度大于1000门/片），芯片规模已达上万等效逻辑门。可以实现功能相当复杂的数字系统,3. 速度高(2ns)、功耗低（电流在数十毫安以下），抗干扰能力

19、强,一、EPLD的特点,8.5 可擦除可编程程逻辑器件（EPLD,2021/3/6,48,EPLD的结构特点 相当于 “与-或”阵列（PAL）+ OLMC 采用EPROM工艺 集成度提高,2021/3/6,49,4. 具有在系统编程能力，不用编程器，使用方便，可靠性高,5. 与GAL相比，从结构上增加了,异步时钟、异步清除功能。可实现异步时序电路,乘积项共享功能,每个宏单元可多达32个乘积项,输出级多种使能控制，而且三态输出使能控制比GAL要丰富,2021/3/6,50,EPLD采用EPROM工艺。与GAL相比，大量增加了OLMC的数目，并且增加了对OLMC中寄存器的异步复位和异步置位功能，因

20、此其OLMC使用更灵活。缺点内部互连性较差,CPLD采用E2PROM工艺。与EPLD相比，增加了内部连线，对逻辑宏单元和I/O单元均作了重大改进,2021/3/6,51,CPLD的宏单元在内部，称为内部逻辑宏单元， EPLD与GAL相似，其逻辑宏单元和I/O做在一起， 因此称为输出逻辑宏单元,8.6 复杂可编程逻辑器件（CPLD,1、基于半导体物理结构，所以断电后编程信息能保存。 2、编程升压电路集成在PLD内部，所以器件可以在目标系统上编程（ISP），不需要编程器。 3、信号的传输延时可预测，可控制,2021/3/6,52,8.7 现场可编程门阵列FPGA,1. 基本结构,1) IOB 2)

21、 CLB 3)互连资源,2021/3/6,53,1)IOB,可以设置为输入/输出； 输入时可设置为：同步（经触发器） 异步（不经触发器,2021/3/6,54,2. CLB,本身包含了组合电路和触发器，可构成小的时序电路 将许多CLB组合起来，可形成大系统,2) CLB,2021/3/6,55,3) 互连资源,2021/3/6,56,2. 编程数据的装载,数据可先放在EPROM或PC机中 通电后，自行启动FPGA内部的一个时序控制逻辑电路，将在EPROM中存放的数据读入FPGA的SRAM中 “装载”结束后，进入编程设定的工作状态,每次停电后，SRAM中数据消失 下次工作仍需重新装载,2021/3/6,57,一）SRAM结构：可以无限次编程，但它属于易失性元件，掉电后芯片内信息丢失；通电之后，要为FPGA重新配置逻辑，FP