Cadence实验系列7IC设计软件TannerSPRLVS.ppt

1、Cadence 实验系列7_IC设计软件_Tanner SPR&LVS,standard cell place and route 标准组件配置与绕线 Layout vs. Schematic 版图电路图比较器,2)L-Edit中的SPR部分,3)LVS部分,4)现场演示,1)Tanner 简介,Tanner 最大的特点是可用于任何PC机，不仅具有强大的集成电路设计、模拟验证、版图编辑和自动布局布线等功能，而且图形处理速度快、编辑功能强、通俗易学、使用方便，实用于任何个人进行集成电路设计。 Tanner 的出现使IC设计工具告别价格昂贵的时代，告别只有极少数人才会使用IC设计工具的时代。一套大

2、型EDA设计软件动辄几百万美元，而一套完整的Tanner在两万美元左右,Tanner 简介,Tanner 设计流程,用S-Edit编辑电路,输出成Spice文件,用T-Spice模拟分析,用L-Edit绘制布局图,设计规则检查,生成Spice文件,用T-Spice模拟分析,用LVS对比,转成GDSII文件格式,N,Y,N,Y,N,Y,Y,N,L-Edit的五个子模块,DRC (设计规则检查,可以用来有效地对集成电路版图进行设计规则检查,SPR （标准单元布线,可以灵活地进行主要是用标准单元的集成电路版图的自动布图布线,Extract（版图提取,用来提取版图的SPICE网表，以便验证版图设计的正

3、确性,Cross Section Viewer（剖面观察器,用来产生版图设计中的不同部分或元件的剖面,UPI（用户编程界面,用来扩展L-Edit的功能， L-Edit带有160个左右的UPI函数，可 以编制各种UPI宏,L-Edit SPR的设计的流程图,简介,标准组件配置与绕线（简称SPR）是L-edit的布图布线功能中的一个模块，用标准单元做基本构件进行自动布图布线设计。 SPR模块包括三个子模块： 1. 用来生成内核单元的内核布图布线模块(core generation) 2. 产生输入输出焊垫框架的焊垫框架产生器(padframe generation) 3. 用来连接内核单元和焊垫框

4、架二者的焊垫布线模块(pad routing) 这三个子模块都有相对的独立性，可以独立运行，也可以协同运行,SPR完成布图布线的过程,SPR分三步完成布图布线： 1。先产生电路的内核单元 2。再产生焊垫框架 3。接着在内核和焊架框架中的焊垫间完成布线,SPR设定 选择ToolsSPRSetup命令，有两个文件需要设定，一个是标准组件库所在的文件（*.tdb），另一个是由S-edit设计好的电路模块所输出的Netlists文件（*.tpr），只有设定完这两个文件，才能让L-edit根据电路图模块所输出的Netlist文件从指定标准库中找出相同名称的对应组件，进行自动摆放绕线,更新SPR设置 与网

5、表文件， 使之保持一致,SPR三个子模块的设定,i）电路核心设定(Core Setup) 包括核心单元图层、全局信号、布局、输入输出信号等设置选项。 如无特殊要求，清除I/O Signals里的所有信号,ii）焊垫框架设定（Padframe Setup） 包括常规和版图设定。 如无特殊要求，清除Layout里的所有Pad,iii）焊垫绕线设定（Pad Route Setup） 包括常规、图层、设计规则、内核信号、焊垫框信号的设定。 如无特殊要求，清除Core Signals和Padframe Signals里的所有信号,SPR形成的组件名称,执行SPR 执行ToolsSPRPlace and

6、Route命令单击Run按钮,随后出现自动绕线布局的结果，如图所示,绕线结果会产生好几个组件，可以用ViewDesign Navigator命令，单击展开全部的功能按钮，观看各组件的层次关系,将此布局图进行SPICE网表转化（*.spc文件） 执行ToolsExtract命令，输入设定内容，单击Run按钮,由于不同流程有不同特性，在Output选项卡中可引入组件的模型文件，此模型文件包括电容电阻系数等数据，可供T-spice模拟之用。图中引用1.25um的CMOS流程组件模型文件m12_125.md,转化结果可用文件编辑器查看,LVS（Layout vs. Schematic）电路版图比较器,

7、简介,LVS是一种网表比较工具，用来比较布局图和电路图所描述的电路是否相同。 要进行LVS对比需要的两个SPICE网表，一个是从S-edit绘制的电路图输出的结果（*.sp文件），另一个是从L-edit布局图转化出的结果（*.spc文件）判别它们是否描述同一个电路。 在Tanner工具中，在S-edit中的电路图可以用SPICE网表形式输出；在L-Edit中的版图可以用网表提取程序提取SPICE网表，再用LVS比较这两个网表，就可以实现电路图与版图得比较,由S-Edit设计的电路可以用模拟电路图输出的网表的方法验证电路图的正确性，用设计正确的电路图的网表与从版图提取的网表比较，就可以判断版图设

8、计的正确性。 当两个网表不一致时，LVS还能帮助确认和改正版图中的错误，这是LVS的最大用处。 用这种方法，还可以判别两个电路图或两个版图是否实现同一个电路,LVS的特点,SPICE输入格式 LVS接受诸如NetTran和L-Edit产生的标准SPICE格式网表。 自同构的决断 LVS可以确认自同构类型，自同构类型是指一组不能相互区分的元件或节点（例如并联的元件），为了决断自同构类型，LVS可以使用用户提供的预匹配信息或运行细致试匹配,参数比较 LVS使用拓扑（元件，连接的数目），参数（电阻值，电容量），以及几何形状（面积，长度，宽度）信息来比较网表，可以规定允许的两个待比较量的容差范围，参数

9、和几何形状比较的容差可以不同。 碎片现象的确定 当两个网表不等同时，LVS可以确定为决断的节点和元件，并能协助找出它们在电路图或版图上的位置,LVS的特点,LVS程序界面图,标题栏,菜单栏,工具栏,状态栏,操作流程,2)建立新文件（*.vdb文件,3)设定对比的文件、参数等等,4)电路对比,1)进入LVS,1）打开LVS程序 （2）打开要进行对比的两个网表文件： 选择File-Open，在“文件类型”下拉列表选择“Spice Files（*.sp*）”,如图。（注意：需英文路径,3）修改文件：将两个网表文件的.include的设定设为相同并保存，如下图所示,4）打开LVS新文件（vdb格式）

10、执行File-New-LVS setup （5）文件设定：在Setup1对话框中有很多项目需要设定，包括要对比的文件名称、对比结果的报告文件、要对比的项目等,Input选项卡，选择待比较的电路图和版图的网表文件,Output选项卡，选择输出LVS结果的文件名称和路径及显示选项,Device Parameters选项卡，可自由选择多种方式来比较网表，可以规定允许的两个待比较量的容差范围,电容电感电阻值的比较,MOSFET组件的几何参数,non-MOSFET半导体器件的面积参数,输电线路参数,容差范围,Merge Devices选项卡中，可选择在LVS对比之前将某些相似的系列器件或并联的器件合并，以减少各自电路中器件的数目来降低可能存在的模糊性,Parasitics选项，可帮助LVS在比较两个网表之前去掉寄生电容和寄生电阻的影响,排除小于或大于某值的电阻,排除小于或大于某值的电容,排除某一具体的器件模块,Performance选项，指导LVS迭代的过程,常规迭代： 考虑扇出和元件类别,快速迭代：只考虑扇出,6）存储文件 执行File-Save命令，否则无法进行下一步的对比。 （7）执行对比 执行Verification-Run命令，或点击工具栏的 这个按钮 程序随后给出对比结果，若两个文件不完全相等，如组件参数不同等原因，则会出现W