数字集成电路中的基本模块5-1

1、设计运算功能块,设计运算功能块. 2,本章重点,加法器、乘法器及移位器考虑性能、面积或功耗的设计 数据通路模块的逻辑和系统级优化 数据通路中功耗与延时的综合考虑,设计运算功能块. 3,5.1 引言,从全局考虑 把注意力集中在对他们的目标功能影响最大的逻辑门、电路或晶体管上 非关键逻辑采用常规设计,设计运算功能块. 4,5.2 数字处理器结构中的数据通路,（一） 大多数数字电路按功能可分为： （1）数据通路（如加法器、乘法器、移位器）、 （2）存储器、（3）控制电路、（4）I/O 、（5）互连,设计运算功能块. 5,构成数字系统结构的基本模块 运算单元 - 位片式数据通路(加法器, 乘法器, 移

2、位器, 比较器, 等.) 存储器 - RAM, ROM, 缓冲器, 移位寄存器 控制电路 - 有限状态机(PLA, 随机逻辑.) -计数器 互连 - 开关 - 判断器 - 总线,设计运算功能块. 6,数据通路常常组织成位片式结构 每一个对一位进行操作位片式,设计运算功能块. 7,设计运算功能块. 8,（二） 数据通路的特点：（它在很大程度上决定了整个系统的性能） 规整性：（Bit-slice）优化版图 局域性：（时间、空间，算子相邻布置）版图紧凑 正交性：（数据流、控制流）规整的布线 层次化： 高位低位，多位少位 模块化： 包括各种IP 模块,设计运算功能块. 9,5.3 加法器,优化可以在逻

3、辑层或电路层上进行 逻辑层上的优化意在重新安排布尔方程以得到一个速度较快或面积较小的电路 电路层优化则着眼于改变晶体管的尺寸以及电路的拓扑连接来优化速度 5.3.1 二进制加法器：定义,设计运算功能块. 10,S和Co的布尔表达式 从实现的角度，把S和Co定义为中间信号G(进位产生)、D (进位取消)和P (进位传播)的函数 重新写为 注意：G和P仅是A和B的函数而与Ci无关,进位取消 进位取消 传播Ci=0 传播Ci=1 传播Ci=0 传播Ci=1 进位产生 进位产生,设计运算功能块. 11,（2 ）组合逻辑加法器,设计运算功能块. 12,（2 ）组合逻辑加法器,设计运算功能块. 13,电路

4、特点,该电路的特点： （1 ）利用Carry-out 信号来产生SUM ，不用 XOR门，在不减慢进位产生的情况下可减少管子数（共28 个管子） （2 ）在“ 进位产生” 与“ 和位产生”电路中存在很长的串联PMOS 管，进位输出信号的负载包括本级的两个扩散电容和驱动下一级的六个栅电容以及布线电容。 （3 ） SUM的比 Carry迟产生。 （4 ）使进位路径的延时减到最小是设计高速加法器的主要目标： 1. 连接C in 的管子（关键路径上的管子）尽可能放在靠近门的输出端 2. 在这一加法器的进位链中可以利用加法器的反相特性来消除反相门。,设计运算功能块. 14,加法器的反向特性,设计运算功能

5、块. 15,逐位(行波、串行)进位加法器,（1）结构：一个N位加法器可以通过把N个一位的全加器电路串联起来构成，第i 级的Carryout用来产生第i+1 级的 SUM和Carr y （2 ）特点：结构直观简单，运行速度慢，最坏情形下关键路径的 延时：tadder(N-1)tcarry+tsum N 位逐位进位加法器的延时正比于加法器的位数N 在设计一个快速逐位进位加法器的全加器单元时，优化tcaary比优化tsum重要得多,设计运算功能块. 16,逐位(行波、串行)进位加法器,（3 ）优化进位链的方法：同时利用正信号和反信号,设计运算功能块. 17,结构优化：在进位路径中取消反相器 提高速度

6、 利用加法器的反相特性,设计运算功能块. 18,改进加法器：镜像加法器设计,进位产生电路分析 面积和延时相对减少 取消了进位反相门 门的PDN和PUN网络不再是对偶的,24个晶体管,镜像加法器,棍棒图,设计运算功能块. 20,镜像加法器的特点,设计运算功能块. 21,镜像加法的尺寸设计,设计运算功能块. 22,设计运算功能块. 23,设计运算功能块. 24,传输门型加法器,特点：它的和与进位输出具有近似的延时,设计运算功能块. 25,设计运算功能块. 26,曼彻斯特进位链加法器,增加进位产生和进位消除信号来简化,静态实现，采用进位传播、进位产生和进位消除,动态实现，只用进位传播和进位产生信号,

7、设计运算功能块. 27,用串联的传输管来实现进位链,在预充电阶段（0），传输管进位链中的所有中间节点都被预充电到VDD，在求值阶段，当有输入进位且传播信号为PK为高电平，或进位产生信号（GK）为高电平，节点CK放电,设计运算功能块. 28,棍棒图,数据通道版图由三排组织成位片式的单元组成:,计算进位传播信号和进位产生信号,由左到右传播进位,产生最终的和,设计运算功能块. 29,加法器进位链在最坏情况下的延时 当所有的Ci=C且Rj=R时，这样一个网络的传播延时等于,设计运算功能块. 30,设计运算功能块. 31,5.3.3 二进制加法器：逻辑设计考虑,加法器速度与位数的线性关系使得采用逐位进位

8、加法器实现长字不现实，需要进行逻辑优化，使加法器tpO(N) 进位旁路加法器(Carry bypass/Skip Adder) 线性进位选择加法器(Liner Carry Select Adder) 平方根进位加法器(Square-Root Carry-Select Adder),设计运算功能块. 32,逻辑设计考虑-进位旁路加法器,进位旁路加法器 当BP=P0P1P2P3=1时，进位输入通过旁路晶体管Mb立即送至下一个模块,因增加旁路而增加的面积很小，但破坏规则的位片式结构,设计运算功能块. 33,例11.3 曼彻斯特进位链加法器中的进位旁路,设计运算功能块. 34,计算一个N位加法器的延时

9、 假设整个加法器被划分成(N/M)个等长的旁路级 每一级含有M级,最坏情况下进位产生于第一位的位置，逐位通过第一个模块，跃过（N/M-2)个旁路级，并且被吸收在最后一位的位置上而不产生输出进位,设计运算功能块. 35,各部分参数含义： tsetup:形成进位产生信号和进位传播信号所需要的固定时间 tcarry:通过一位的传播延时，最坏情况下通过具有M位的一个级进位传播延时为M倍 tbypass:通过一级旁路多路开关的传播时间 tsum:产生最后一级的“和”所需要的时间,设计运算功能块. 36,逐位进位加法器和进位旁路加法器的比较,思考题11.1 进位跳跃加法器的延时 确定引起一个16位(4*4

10、)进位旁路加法器中最坏情况延时的输入样式。假设tcarry=tsetup=tskip=tsum=1，确定其延时并与一般的逐位进位加法器进行比较。,增加进位旁路一般使面积增加10% 至20% 进位旁路加法器的总进位传播时间仍与位数N 成正比，但比例系数较串行进位加法器为小。N 较小时，因为旁路的额外开销使采用旁路进位收益不大。一般N 在48 之间采用旁路进位。,设计运算功能块. 37,线性进位选择加法器,预先考虑进位输入两种可能的值，并提前计算出针对这两种可能性的结果。一旦输入进位的确切值已知，正确结果就可以通过一个简单的多路开关级很容易地选出,用一个最小的延时来完成，但增加硬件开销30%,设计

11、运算功能块. 38,线性进位选择加法器：关键路径,线性进位选择加法器延时,最坏情况下的传播延时,tadder = tsetup + Mtcarry + (N/M)tmux + tsum,传播延时正比于N，形成这一线性关系的原因是在最坏情形下选择0或1的运算结果模块选择信号仍然必须逐一通过所有级,为优化设计，假设全加器和多路开关具有相同的传播延时，等于归一化的值1。在最坏情形下将输入时间信号到达节点的时间标在图上,线性进位选择加法器延时结构,设计运算功能块. 41,平方根进位选择加法器,在该加法器中逐级增加后续各级的位数,平方根进位选择加法器延时,假设N位加法器含有P级，第一级相加M位，后续各级

12、依次增加一位，则：,若MN，则：,加法器延时：,设计运算功能块. 43,平方根进位选择加法器与线性逐位进位加法器和线性选择加法器传播延时的比较,设计运算功能块. 44,超前进位加法器,在N位加法器中每一位的位置上都存在下列关系：,通过对 Co,k-1展开可消除Co,k对Co,k-1的依赖,Co,k的完全展开式：,其中Ci,0通常为0,设计运算功能块. 45,超前进位加法器,设计运算功能块. 46,超前进位加法器原理图,设计运算功能块. 47,G3,C0,C0,C0,C0,P0,P0,P0,P0,G0,G0,G0,G0,C1 3,P1,P1,P1,P1,P1,P1,G1,G1,G1,C2 3,P

13、2,P2,P2,P2,P2,P2,G2,G2,C3 3,P3,P3,P3,P3,C4 3,超前进位逻辑实现,带传播和产生信号的加法器单元,在超过4位时，电路所需的逻辑门扇入非常大,计算多位相加时，进位输出仅需3个门延时，和仅需4个门延时,设计运算功能块. 48,超前进位逻辑实现,超前进位逻辑产生独立的并行计算输出的和，比较快 然而，进位逻辑成本增加好多倍进位,设计运算功能块. 49,采用层次化超前进位的16位加法器,超前进位加法器 4 个4位加法器内部包含自身的4位超前进位逻辑 第二级超前进位单元延到16位（8个门延时完成计算）,C0,P0,G0,C1 2,设计运算功能块. 50,4位超前进位

14、加法器镜像实现的电路图,利用超前进位公式的自对偶性和递归性建立了一个镜像结构，对于N位的超前进位组，它的晶体管实现具有N个并行分支并且有N+1个晶体管堆叠。在N值较大时极慢，只在N值较小时有效,设计运算功能块. 51,对数超前进位加法器-原理,在上式中，进位传播过程被分解成两位的子组合，Gi:j和Pi:j分别表示从第i位至第j位的进位产生和进位传播信号,称为块进位产生和块进位传播信号,为了建立非常快的加法器，把进位传播和进位产生组织成递归的树形结构。,点操作,针对这些成对的函数并且允许对一个块的位进行组合和运算,设计运算功能块. 52,设计运算功能块. 53,用动态逻辑实现进位传播和进位产生信

15、号,传播产生(P),进位产生(G),该模块产生进位传播和进位产生信号。所附加的单独来驱动保持器的反相器在驱动较大扇出的门中很有用。在翻转开始后通过使保持器的驱动器与该电路的扇出间失去联系可以使保持器很快脱离工作,设计运算功能块. 54,用动态逻辑实现点操作,点操作，代表计算块级的进位传播和进位产生信号的两个门,设计运算功能块. 55,用动态逻辑实现和选择电路,设计运算功能块. 56,Kogge-Stone16位超前进位对数加法器,在位置2i-1上的进位只需要i步就可以计算出来 互连结构规则，实现容易 关键路径上扇出基本上是一个常数 49个点操作，面积和功耗较大,建立P和G信号,进行点操作,产生

16、和,设计运算功能块. 57,16位操作数的四进制Kogge-Stone加法器,减少树的结构深度的一种选择是在每一结构层次上组合四个信号。一个16位的加法器只需要两级进位逻辑,设计运算功能块. 58,16位Brent-Kung树结构,正向树只实现在2N-1位置上的进位信号，为产生全部进位，需要一个反向二进制树。27个点操作并且所需的导线少，但布线结构不规则，并且各个门的扇出不相同，优化性能困难。C14最长，需要6个点操作,设计运算功能块. 59,列出Co,3和Co,8的计算过程,设计运算功能块. 60,用多米诺动态逻辑来实现四进制点操作的原理图,设计运算功能块. 61,时钟延迟多米诺加法器结构,

17、设计运算功能块. 62,G3:0的输出表达式,G3:0=G3+P3G2+P3P2G1+P3P2P1G0=P3(P2(P1G0+G1)+G2)+G3,设计运算功能块. 63,G3:0逻辑图,设计运算功能块. 64,G3:0棍棒图,设计运算功能块. 65,四进制点操作的动态实现,设计运算功能块. 66,四进制点操作的版图,设计运算功能块. 67,5.4 乘法器,11.4.1 乘法器：定义 两个无符号二进制数X和Y，分别为M位宽和N位宽 乘法运算定义：,设计运算功能块. 68,更快的方法：所有的部分积同时产生并组成一个阵列。运用多操作数相加来计算最终的积 阵列乘法器：产生部分积、累加部分积和最终相加

18、,设计运算功能块. 70,Booth2编码,设计运算功能块. 71,Booth2编码,电路实现时，先对补码形式的 n位乘数 扩充附加位 =0。 若n 是奇数，还需扩充一位附加符号位,设计运算功能块. 72,5.4.3 部分积的累加,阵列乘法器 用许多加法器形成阵列,设计运算功能块. 73,Critical Path 1 & 2,MN阵列乘法器：关键路径,设计运算功能块. 74,进位保留乘法器,因为进位位并不立即相加，而是保留给下一级加法器 在最后一级进位与“和”在一个快速的进位传播加法器中合并 优点：在最坏情况下关键路径最短并且是唯一确定的优点,设计运算功能块. 75,例11.6 进位保留乘法器 为了便于把乘法器集成到芯片的其余部分，建议使这一模块的外形近似于矩形,设计运算功能块. 76,树型加法器,可以同时减少关键路径和所需的加法器单元数目,设计运算功能块. 77,Wallace树形乘法器 优点：节省了较大乘法器所需要的硬件，同时也减少了传播延时 缺点：非常不规则,设计运算功能块. 78,5