DDS直接数字频率合成器设计(优秀) 南京理工大学 电光院

1、DDS直接数字频率合成器设计实验报告学院:电子工程与光电技术学院指导老师:姜萍时间：2012年12月摘要直接数字频率合成器（Direct Digital Frequency Synthesizer 简称DDFS或DDS）是一种基于全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术。 本实验利用QuartusII软件设计一个频率及相位均可控制的具有正弦和余弦输出的直接数字频率合成器，具有频率控制、相位控制、测频、显示多种波形、容量扩展等功能（包含附加功能）。实验要求分析整个电路的工作原理，并分别说明了各子模块的设计原理，依据各模块之间的逻辑关系，将各电路整合到一块，形成一个总体电路。之

2、后再完成调试、仿真、编程下载的过程，并对最终结果进行分析，最后总结出在实验过程中出现的问题以及提出解决方案。 Abstract: Direct Digital Frequency Synthesizer is a technology based on fully digital technique,a frequency combination technique syntheses a required waveform from concept of phase. This experiment, using QuartusII software to design a frequenc

3、y and phase all can control the sine and cosine output has direct digital frequency synthesizer with the functions of controlling frequency and phase,measuring frequency and displaying different waveforms.The paper has analyzed the principle of all work and explained the designing principle of diffe

4、rent parts separately.we integrate the modules to form a whole circuit on the basis of the logic relation between the modules. By debugging, simulating, compiling, programming and analysis of the final results, I put forward a matter and give a settling plan. 关键词： 直接数字频率合成器 累加 控制 波形Key word: Direct

5、Digital Frequency Synthesizer accumulation control waveform 目录一、设计内容.4二、方案论证.4三、设计要求.4 3.1 基本要求.4 3.2 提高要求.5四、各基本字模块功能设计.5 4.1 脉冲发生电路.5 4.2 频率预置与调节电路.74.3 累加器.84.4 波形存储器（ROM）94.5 相位调节模块.124.6 D/A转换器.134.7 低通滤波器.13五、提高部分设计.13 5.1 能输出多种波形的波形发生器.14 5.2 波形频率控制字、相位控制字的数码管显示.165.3能够同时输出正余弦或正弦与其他波形的两路正交信号.

6、175.4在数码管上显示生成的波形频率.18 5.4.1 测评电路18 5.4.2 显示电路20 5.5 节省ROM空间.21六、总电路图.23七、正在设计但还没实现的电路.23 7.1 AM调幅波.23八、实验中遇到的问题及解决办法.26 8.1频率字与频率显示电路的计数进制不同的问题.26 8.2频率的显示问题.26九、仿真下载.26十、实验感悟27十一、鸣谢.28十二、示波器截图.28 12.1五种波形图（正弦、余弦、方波、锯齿、三角）.28 12.2各种组合波28 12.3频率控制字改变后的波形变化2912.4相位控制字改变后的波形变化2912.5节省ROM空间后有四分之一周期波恢复全

7、波形.29十三、参考文献.30一、设计内容： 设计一个频率及相位均可控制的具有正弦和余弦输出的直接数字频率合成器（Direct Digital Frequency Synthesizer 简称DDFS或DDS）。二、方案论证：2.1 DDS概念： 直接数字频率合成器（Direct Digital Frequency Synthesizer）是一种基于全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术。具有相对带宽大、频率转换时间短、分辨力高、相位连续性好等优点，很容易实现频率、相位和幅度的数控调制，广泛应用于通讯领域。2.2 DDS的组成及工作原理 DDS的组成如下图所示：图（2.2

8、.1）DDS的组成结构由上图可知，DDS的主要由频率预置与调节电路、累加器、波形存储器、D/A转换器及低通滤波器这几部分组成。其主要工作就是相位累加，其输入是控制字，输出送相位调制器，相位调制器除对累加器的结果加上一个偏移量外，还通过相位同步器与时钟同步。正弦.ROM查找表完成相位到幅度的转换，它接受相位调制器的输出实际上就是ROM的地址值，其输出送入D/A，就得到最终的正弦波。2.3 DDS的工作流流程图：图（2.3.1）DDS的工作流流程图：三、设计要求：3.1 设计基本要求：1、利用QuartusII软件和SmartSOPC实验箱实现DDS的设计；2、 DDS中的波形存储器模块用Alte

9、ra公司的Cyclone系列FPGA芯片中的RAM实现，RAM结构配置成21210类型；3、具体参数要求：频率控制字K取4位；基准频率fc=1MHz,由实验板上的系统时钟分频得到；4、系统具有使能功能；5、利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模拟信号，能够通过示波器观察到正弦波形；6、通过开关（实验箱上的Ki）输入DDS的频率和相位控制字，并能用示波器观察加以验证；3.2 设计提高部分要求：1、通过按键（实验箱上的Si）输入DDS的频率和相位控制字，以扩大频率控制和相位控制的范围；(注意：按键后有消颤电路)2、能够同时输出正余弦两路正交信号；3、在数码管上显示生成的波形频率

10、；4、充分考虑ROM结构及正弦函数的特点，进行合理的配置，提高计算精度；5、设计能输出多种波形（三角波、锯齿波、方波等）的多功能波形发生器；6、基于DDS的AM调制器的设计；7、自己添加其他功能。四、各基本电路子模块设计原理4.1 脉冲发生电路： 由于SmartSOPC实验系统提供的脉冲为48MHz，因此我们要通过分频电路得到我们所需要的1KHz，1Hz，0.5Hz和1MHz。分频电路主要是由2分频、3分频、10分频这3种基本分频电路以不同形式组合构成。4.1.1 二分频电路：4.1.1.1二分频电路图及封装图： 图（4.1.1）2分频电路图 图（4.1.2）封装图 从上图可以看出，2分频电路

11、与上周所做EDA2实验中所用2分频电路相同，均由D触发器构成。4.1.1.2二分频波形图：图（4.1.3）2分频电路波形图4.1.2 三分频电路：4.1.2.1三分频电路图及封装图： 图（4.1.4）3分频电路图 图（4.1.5）封装图4.1.2.2三分频波形图：图（4.1.6）3分频电路波形图4.1.3 十六分频电路： 16分频电路由一个8分频电路与一个2分频电路串联而成，8分频电路实际是由三个2分频电路相连而成。由于在之前已经介绍过2分频电路，因此这边就不在赘述。4.1.3.1 十六分频电路图及封装图： 图（4.1.7）16分频电路图 图（4.1.8）封装图4.1.3.2 十六分频电路波形

12、图：图（4.1.9）16分频电路波形图4.1.4 十分频电路：4.1.4.1 十分频电路图及封装图： 图（4.1.10）10分频电路图 图（4.1.11）封装图4.1.4.2 十分频电路波形图：图（4.1.12）模10计数器电路的波形图4.1.5 一千分频电路：1000分频主要由3个10分频电路相连而成，原理与10分频电路相同。4.1.5.1 一千分频电路图及封装图： 图（4.1.13）1000分频电路图 图（4.1.14）封装图4.1.6 总的脉冲电路图为：图（4.1.15）总的脉冲电路图其封装图如下所示：图（4.1.16）48分频电路封装图4.2频率预置与调节电路：4.2.1 电路原理：

13、频率预置与调节电路的主要作用是实现频率控制量的输入，不变量K被称为相位增量，也叫频率控制字。DDS的输出频率表达式为。当时，输出最低频率为；而DDS的最高输出频率由Nyquist采样定理决定，即，即，此时为最大值。频率控制字设计的是从0000到1111的四位二进制数，但是为了与相位累加器相匹配，需要定义成12位的二进制数。所以的高8为都要赋零，只需要控制低四位,即的范围是从0到1。若直接用开关输入需要4个开关，而SmartSOPC实验箱提供的只有8个开关，为了节省开关，本设计利用一个模16计数器来产生频率控制字。计数频率采用1Hz，1秒钟计一次数，通过开关来控制使达到需要频率控制字4.2.2

14、电路图及其封装图： 图（4.2.1）频率预置与调节电路图 图（4.2.2）封装图从上图可以看出，我们在设计模块时，用74161设计模16模块，1Hz信号输入让其变化，完成从0000到1111的模16计数。该模块有清零（qinling）和保持（baochi）端，由开关控制，以便计数到需要值时保持或清零。4.3累加器：4.3.1 累加器的原理：累加器由N位加法器N位寄存器构成，如下图所示。图（4.2.3）累加器流程图其作用是，每来一个时钟clk，加法器就将频率控制字与累加寄存器输出的累加相位数据相加，相加的结果又反馈送至累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加

15、。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。4.3.1 累加器的电路图及封装图：图（4.3.1）累加器电路图其中，12位加法器由3个全加器7483构成，全加器的输入为12位2进制数，其中低四位（）对应着输入看K4、K3、K2、K1，高八为输入均为0，完成的是将寄存器反馈的数与四位频率控制字相加的功能。12位寄存器由3个74173构成，分别与全加器的输出相连，输出相位寄存后的值一方面送入7483的输入端，以此不断地进行以频率控制字为步长的循环相位累加；另一方面相位寄存器则在时钟的控制下把累加的结果作为波形存储器ROM的地址，实现对波形存储器ROM的寻址。当累加器加满量时就会

16、产生一次溢出，完成一个周期性的动作。这个周期也就是DDS信号的一个频率周期。累加器的电路封装图为：图（4.2.5）累加器的电路封装图4.4 波形存储器（ROM） 波形存储器（ROM）的原理图如下图所示：图（4.4.1）波形存储器（ROM）的原理图波形存储器（ROM）的相位取样地址来自于相位累加器输出的数据这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。同时，波形存储器中还可存放不同类种波形的地址，例如正弦波、余弦波、方波、矩形波、锯齿波、三角波等，这些波均可通过后面的D/A转换器及低通滤波器将数字信号转化为模拟信号从而进行连续信号的输出与恢复。4.4.1

17、正弦波存储器（ROM）的设计：正弦波形存储器，N（12）位的寻址ROM相当于把的正弦信号离散成具有个样值的序列，波形ROM有D（10）位数据位，所以设置个样值的值以D位二进制数值固化在ROM中，这里设置D=10，所以ROM中的数据范围应该从0到1023，但是正弦值只从-1到1，所以要对其进行量化，公式如下所示：其中，为存储地址，范围是从0到4095。4.4.2 由量化公式生成mif文件：在4.4.1中我们已经求出了各种波所对应的量化公式，但光有量化公式还不行，我们还要把根据量化公式计算出的存储数值放到存储地址当中去，这个地址文件就是mif文件，进而再根据mif文件生成波形存储器封装图。我这以正

18、弦波为例，来说明其操作步骤。首先我们将公式导入到Matlab中，通过编写程序，将计算好的存储数据存放在Excel表格中，相关的Matlab程序如下图所示：图（4.4.2）sin的Matlab之后我们要创建mif文件，以便把Excel表格中的数据放入，具体操作是：首先在新建中选择other files中的Memory Initialization File，如下图（4.4.3）所示，创建文件后根据实验要求选择Number of words=4096,Word size=12，如下图（4.4.4）所示，将Excel中所得波形数据复制到*.mif文件中，点击保存即可，如下图（4.4.5）所示。图（4

19、.4.3） 图（4.4.4） 图（4.4.5）将每个波形的波形数据存储到*.mif文件中后需要建立其对应的ROM封装电路，以正弦波为例，具体步骤如下所示：首先要新建Block Diagram/Schematic File文件，双击空白区，在name条中填写lpm_rom，点击OK，如下图（4.4.6）所示；接着在输出文件类型中选择VHDL，同时填写对应ROM文件的文件名，本例中将ROM文件命名为sine_rom，点击Next，如下图（4.4.7）所示；分别设置为10bit和4096words，如下图（4.4.8）所示；勾选，如下图（4.4.9）所示；在File name中选择对应*.mif文件

20、路径，点击Next,结束创建，如下图（4.4.10）所示。 图（4.4.6） 图（4.4.7） 图（4.4.8） 图（4.4.9）图（4.4.10） 最后即可生成封装图。4.4.3 五种波存储器的封装图：图（4.4.11）五种波存储器的封装图4.5相位调节模块4.5.1 相位调节原理 相位控制模块实际上是用一个12位的加法器将之前累加器的输出结果的高四位与四位相位控制字相加，从而构成相位控制模块。其中清零与保持端分别由开关控制，以便得到所需相位。4.5.2 相位调节电路图图（4.5.1）相位调节电路图4.5.3 封装图：图（4.5.2）相位调节封装图4.6 D/A转换器 D/A转换器的输入接着

21、的是波形存储器的输出，目的是将数字信号转换成模拟信号输出。图（4.6.1）D/A转换器4.7 低通滤波器 滤波器的作用是滤除生成的阶梯形正弦波中的高频成分，将其变成光滑的正弦波。图（4.7.1）低通滤波器4.8 基本要求电路图：图（4.8.1）基本要求电路图上述基本要求电路图可以完成PPT上老师布置的基本要求。五、提高部分设计：5.1 设计能输出多种波形（三角波、锯齿波、方波等）的多功能波形发生器： 之前介绍过正弦波波形发生器的设计过程，在提高部分我又设计了余弦波、方波、三角波及锯齿波的波形发生器，原理与操作步骤与正弦波波形发生器相类似。5.1.1 余弦波波形发生器：余弦波波形发生器的设计思路

22、与正弦波形存储器的相类似，只不过在量化公式中将改成即可。其量化公式如下：5.1.2 方波波形发生器：方波存储结构相较正弦波与余弦波的较为简易，这是因为方波的图象比较简单，整个图象存储数据只对应只有0与1023两个值，且各占一半，其方波图形如下所示：图（5.1.1）方波其量化公式如下：5.1.3 三角波存储器：三角波的设计只要分成三段，即（0,1023），（1024,3071），（3072,4095）这三段。其存储结构如下图所示：图（5.1.2）三角波其量化公式如下所示：5.1.4 锯齿波存储器： 下图为锯齿波的存储结构：图（5.1.3）锯齿波其量化公式如下所示：5.1.5 上述波形的Matla

23、b程序：利用Matlab中的编程将存储数据按各种波形的要求存放在Excel中，相应的Matlab程序如下所示： 图（5.1.4）cos的Matlab 图（5.1.5）锯齿波的Matlab 图（5.1.6）三角波的Matlab 图（5.1.7）方波的Matlab5.1.6 封装图:图（5.1.8）4种波形的封装图5.2 在数码管上显示生成的波形频率控制字、相位控制字：5.2.1 设计原理：由于在数码管上产生的只可能是0到9的十进制数，而之前在产生频率、相位控制字的模块中我们使用的均是74161，即产生4位二进制模16的数，因此若用此数与译码显示相连，则无法在显示板上看到正确的结果。于是我们对原有

24、电路进行了修改，我们的想法是：增加一个显示两位的十进制BCD码频率、相位发生器，让其个位的4个二进制数产生09，十位产生的4个二进制01，即8位二进制数出，输出结果再与译码显示相连，这样就解决了问题。5.2.2 电路图：图（5.2.1）频率控制字、相位控制字发生器 上图所示为8位二进制BCD码的频率、相位控制字发生电路图。左边的74160产生的是个位，右边的74160产生的是十位。两片74160的输出分别再与译码显示电路相连就完成了。与译码显示电路相连如下图所示：图（5.2.2）上图中，pl1.4为频率控制的个位，ph1.4 为频率控制的个十位，xwl1.4为相位控制字的个位，xwh1.4为相

25、位控制字的十位。5.3 能够同时输出正余弦或正弦与其他波形的两路正交信号：5.3.1 原理： 由于实验板中只有两个芯片，因此在示波器上只能观察到两路信号波形。其中一路是正弦波，另一路这是剩下的（余弦、方波、三角、锯齿波）的任意一种。因此我们设计了四选一选择电路来进行选择输出。5.3.2 选择电路图：选择电路如下图所示：图（5.3.1）选择电路图sj9.0，jc9.0，cos9.0，fb9.0对应的是三角、锯齿、余弦和方波的输入，k5，k6为控制开关，控制的是输出哪一路波形。其对应关系如下表所示：表（5.3.2）开关及其对应关系k5k6选择输出的波形00余弦波01三角波10锯齿波11方波5.3.

26、3 选择电路封装图：图（5.3.3）选择电路封装图5.4 在数码管上显示生成的波形频率：5.4.1 原理：数码管的右边4位我们用来输出频率控制字与相位控制字，后面4位我们用来显示相应的波形频率。首先我们要设计测评电路来测量频率。5.4.2 测评电路：测频就是计算1秒钟内脉冲的个数。我们利用计数器和锁存器实现这一功能。由于累加器以频率控制字K为间隔，从0到4096计数，当累加满量时就会产生一次溢出，完成一次周期性的动作，这个周期也就是DDS信号的一个频率周期，故将的累加器的最高位a 11作为测频电路计数器的脉冲。将1HZ的时钟信号二分频，得到0.5Hz。将0.5Hz脉冲送入锁存器的时钟端，0.5

27、Hz反相延时后的脉冲送入计数器的清零端。这样就使计数器在2s的脉冲周期内，1s内清零，1s内计数。由于锁存器的脉冲和计数器的脉冲是反相的，且有一定的延时，所以当锁存器有效脉冲来到时，计数器是清零状态，锁存器就锁存前1s内计数器的计数信号。这样就完成了1s内的脉冲计数，再将锁存器的输出送入译码显示电路，就可以在数码管上显示波形频率了。5.4.2.1测评电路原理图:图（5.4.1）原理图图（5.4.2）波形图5.4.2.2测评电路电路图：图（5.4.3）测评电路图图（5.4.4）测评电路图5.4.2.3测评电路封装图：图（5.4.5）测评电路封装图5.4.3 显示电路:5.4.3.1显示电路原理:

28、 显示电路的设计思想与上周数字钟中的显示电路的设计思想相同，电路图也大致一样，电路图大致如下：图（5.4.6）显示电路图5.4.3.2 封装图:图（5.4.7）显示电路封装图5.5 节省ROM空间：5.5.1 原理： 实验中，我们根据正弦波形的特殊性，觉得可以用四分之一周期的正弦波形来输出整个周期的完整正弦波，这样就可以达到节省内存的空间的作用。具体实现方法是：将波形存进rom中，为了由仅有的1/4波形产生整个周期的波形，采用地址取反和输出取反的方法。为了简化方式，我们将最高的两位即a11、a10作为选择，而不另加模4计数器，后十位的前四分之一周期等分为1028份放入rom的存储空间里，得到如

29、下表格关系：表（5.5.1）最高两位与输出关系a11a10地址、数值操作rom输出00地址、数值均不取反sin1101地址取反，数值不变sin2210地址不表，输出取反sin3311地址、数值均取反sin44之后我们在讲取反操作后的rom输出值进行一个选择的组合，通过lpm_mux这个模块来实现，最后输出完成的正弦波形。5.5.2取反电路：取反电路是由9个非门构成的，输入的是a0 到a9十位的地址数据或经过rom空间后的sin0到sin9 的十位二进制数值，其电路图及封装图如下： 图（5.5.2）取反电路图 图（5.5.3）封装图5.5.3 四片rom存储电路：图（5.5.4）四片rom存储电

30、路 上图中，sin1_rom空间里存放着的是四分之一周期的数据地址及其对应着的数值，sin119.0代表着的是第一个四分之一周期的波形数值；sin229.0代表着的是第二个四分之一周期的波形数值，其先进行了地址取反；sin339.0代表着的是第三个四分之一周期的波形数值，其进行了数值取反的操作；sin449.0代表着的是第四个四分之一周期的波形数值，其不仅地址取反而且数值也取反了。5.5.4选择组合电路：图（5.5.5）选择组合电路 图中，将4个四分之一周期的修改后的sin波形作为lpm_rom的输入，o11.10作为选择并输出，最终输出的sin9.0为四段组合过后的波形。5.5.5 节省ro

31、m空间总电路：图（5.5.6）节省rom空间总电路六、总电路图：图（6）总电路图七、正在设计但还没实现的电路：7.1 AM调幅电路由于前面的电路完成还算顺畅，我们又继续设计了AM调幅电路，在这里我们遇到了比较大的困难，我们发现电路图的连接比较麻烦，元器件都是内部原理比较复杂的模块，想像之前通过理论搭接电路实物连接出成果的难度较大，于是我们想换个方法，我们决定用VHDL语言来做，在第四天我们花了很长的时间自学语言，用编程语言的方式逐步设计好各个模块，但在最后一天的调试中出现了一些问题，包络线的波形不好，没有包络的形状仍为原来的正弦波形，已调波上下等幅振荡，感觉是过幅调制，为此，我们在这向老师说说

32、我们的设计的过程，希望老师给与一些建议。7.1.1 设计思想：图（7.1.1）AM电路的结构框图 在标准幅度调制器（AM）中，设载波信号为：调制信号为：则标准调幅波信号为： （1） （2） （3）7.1.2 的设计： 的设计与基本电路中产生余弦波的方式大致相同，均是又累加器、ROM存储器构成，不同的是这里的频率控制字我们赋给了定值1111，其电路图如下所示：图（7.1.2）的设计电路图7.1.3乘法运算电路的设计： 乘法运算电路完成的是调制信号与调幅度的相乘，我们这避开了繁琐的食物电路的连接，用VHDL语言来编写，其程序如下：LIBRARY ieee;USE ieee.std_logic_11

33、64.ALL;USE ieee.std_logic_arith.ALL;USE ieee.std_logic_signed.ALL; /有符号库文件entity mul104 is /定义实体port(a: in std_logic_vector(9 downto 0); /定义输入量a b: in std_logic_vector(3 downto 0); res: out std_logic_vector(13 downto 0); /定义输出量resend mul104;architecture t1 of mul104 is /定义结构体signal aint: signed(9 do

34、wnto 0); /定义符号数aintsignal bint: signed(3 downto 0);signal zz: signed(13 downto 0);beginaint=signed(a); /给aint赋值为有符号数a的值bint=signed(b); /给bint赋值为有符号数b的值zz=aint*bint; /完成两者相乘运算res=std_logic_vector(zz); end t1;7.1.4 加法运算电路的设计： 加法电路完成的是量化值与乘法运算电路结果的相加，VHDL语言如下：library ieee;use ieee.std_logic_1164.all;us

35、e ieee.std_logic_signed.all;entity plus1414 is /实体的定义 port(op1:in std_logic_vector(13 downto 0); /输入量op1的定义 op2:in std_logic_vector(13 downto 0); co:out std_logic_vector(13 downto 0); /输出量co的定义end entity plus1414;architecture art of plus1414 is /定义结构体 signal temp: std_logic_vector(13 downto 0);begin

36、co=op1+op2; /完成两数的相加end architecture art;7.1.5 总调幅电路图：图（7.1.3）调幅电路总图7.1.6 问题的分析：输出的波形效果不好，我觉得问题可能主要出现在量化这个模块上了。在基本电路中量化的概念主要指的是将-11的值用01024表示，比如-1可以表示成0,1可以表示成1024。我们这边的量化并不是单纯的加1，自己对量化这个概念的理解还不够深刻，导致载波和已调波的波形始终无法相协调构成包络的形状，自己回去还要好好学习修改。也希望老师给出一些宝贵建议。八、实验中遇到的问题及解决办法:8.1 频率字与频率显示电路的计数进制不同的问题 控制电路的设计中

37、，由于频率字与频率显示电路的计数进制不同（频率字为4位二进制，频率显示电路显示的是十进制），因此需要采用两片74160器件，在产生模16的BCD数时同时另外产生其相对应的两个8位的二进制数，每位只显示09的二进制数，再将这两位送入译码显示输入端，从而实现了用两位显示器数据表示4位二进制的功能，解决进制转化的问题。8.2 频率的显示问题 测频电路的实现颇费一番周折。首先，我们先将测频的意义搞懂，明白其实质上是一个加法器，利用地址码最高位的变化来控制。但将电路仿真下载后却发现虽然计数正常，但显示器却无法稳定。后来再请教老师后得知由于频率较大而使显示其变化较快。在老师的启发下，我们用一个寄存器将一秒

38、钟结束时的频率记录下来送至显示电路，即使得测频显示正常。九、仿真下载：当整个电路设计完成后，进行模拟仿真，观察波形。选择“File-New”，打开“other files”标签项，选择“Vector Waveform File”。在谈出对话框右边“Name”下的空白框里双击鼠标，在新弹出的对话框里点击“Node Finder”按钮。在新对话框中的“Filter”中选择“Pins:all”后，点击“Pins:all”后点击“list”按钮，则“Nodes Found”对话框中列出了本工程的所有输入输出节点。双击所要节点，则右边的“selected nodes”框中出现了所选的节点。点击“OK”， 再点击“OK”，完成节点的添加。再设置时钟脉冲后，点击进行波形仿真观察波形。将编译好的程序下载到芯片之前要进行管脚分配。选择“Assignments-Pins”,打开管脚分配对话框。在TO栏中，输入各管脚的名称，在Location下输入相应的管脚。选择“File-Save”来保存分配，然后关闭“Assignment Editor”。选择“Assignments-Set