侯建军新书数电章习题答案

1、思考题：题 3.1.1 组合逻辑电路在结构上不存在输出到输入的 ，因此 状态不影 响 状态。答：反馈回路、输出、输入。题 3.1.2 组合逻辑电路分析是根据给定的逻辑电路图， 而确定 。组合逻辑电路设计 是根据给定组合电路的文字描述，设计最简单或者最合理的。个人收集整理 勿做商业用途答：逻辑功能、逻辑电路。题 3.2.1 一组合电路输入信号的变化顺序有以下三种情况， 当 时，将可能出现竞争冒险。（ A）000111 10 （B）00011011 （C）00101101答：B题 3.2.2 清除竞争冒险的常用方法有（ 1）电路输出端加；（ 2）输入加；（3）增加。 个人收集整理 勿做商业用途答：

2、电容，选通脉冲，冗余项。题 3.2.3 门电路的延时时间是产生组合逻辑电路竞争与冒险的唯一原因。 （ ）答：题 3.2.4 根据毛刺产生的方向，组合逻辑的冒险可分为 冒险和 冒险。 答：1型、0 型。题 3.2.5 传统的判别方法可采用 和 法来判断组合电路是否存在冒险。 答：代数法、卡诺图。题 3.3.1 进程行为之间执行顺序为 ，进程行为内部执行顺序为 。 答：同时、依次。题 3.3.2 行为描述的基本单元是 ，结构描述的基本单元是 。 答：进程、调用元件语句。题 3.3.3 结构体中的每条 VHDL 语句的执行顺序与排列顺序 。答：无关题 3.4.1 串行加法器进位信号采用 传递，而并行

3、加法器的进位信号采用 传递。（ A ）超前，逐位（B）逐位，超前（C）逐位，逐位（D）超前，超前答：B题 3.4.2 一个有使能端的译码器作数据分配器时，将数据输入端信号连接在 。 答：使能端题 3.4.3 优先编码器输入为 I0 I7（ I 0优先级别最高） ，输出为 F 2、 F1、 F0（ F 2为高位）。当使能输入 S 0,I1 I5 I6 0时，输出 F2F1F0 应为。个人收集整理 勿做商业用途答： 110题 3.4.4 用 4 位二进制比较器 7485 实现 20 位二进制数并行比较，需要 片。 答：5题 3.4.5 数据分配器的结构与 相反，它是一种 输入， 输出的逻辑电 路。

4、从哪一路输出取决于。 个人收集整理 勿做商业用途答：数据选择器、 1 路、多路、地址控制端。题 3.4.6 一个十六路数据选择器，其地址输入端有个。答：4题 3.4.7 采用 4 位比较器 7485 对两个四位二进制数进行比较时，先比较位。（ A ）最低（B）次高（C）次低 （D）最高答：D题 3.4.8 使能端的作用是和 。答：克服竞争冒险、功能扩展。题 3.4.9 在下列逻辑电路中，是组合逻辑电路的有 。（A）译码器（B）编码器（C）全加器（ D）具有反馈性能的寄存器答： A、B、 C题 3.4.10 4 线 -10 线译码器中输出状态只有 F2=0，其余输出端均为 1，则它的的输入状态应

5、 取 。 个人收集整理 勿做商业用途（A） 0011 （B）1000（C）0010（ D） 1001答：C题 3.5.1 （ 1）组合逻辑的 PLD 不仅基于与、或两级形式，而且基于查找表结构。 （ ）（2） FPGA 存储单元是基于浮栅编程技术。 （ ）（3） FLASH 存储器掉电之后信息丢失。 （ ）答：F, F, F题 3.5.2 在题表 3.1 中，写出各种 PLD 器件的阵列编程特点：题表 3.1 PLD 器件特点类型阵列与或EPROMPLAPALGAL题表 3.1 PLD 器件特点类型阵列与或EPROM固定可编程PLA可编程可编程PAL可编程固定GAL可编程固定题 3.5.3 利

6、用浮栅技术制做的 EPROM 是靠 编程，当将外部提供的电源去掉之后，浮栅上的负电荷 。 个人收集整理 勿做商业用途答：浮栅，不丢失题 3.5.4 FLASH 编程单元向浮栅注入电子时，产生 ，释放电子时，产生。 个人收集整理 勿做商业用途（ A ）雪崩击穿，隧道效应（B ）隧道效应，雪崩击穿 （ C）齐纳击穿，雪崩击穿（D）电容效应，隧道效应（ E）齐纳击穿，隧道效应答：A题 3.5.5 PROM 实现的逻辑函数采用 表达式来描述， PLA 实现逻辑函数采用 表达 式来描述。 个人收集整理 勿做商业用途答：最小项与或，最简与或式题 3.5.6 PROM 与阵列需要，PLA 是根据需要产生，从

7、而减小了阵列的规模。 个人收集整理 勿做商业用途（ A ）全译码，乘积项（ B ）编程，最小项（ C ）编程，最简与或式（ D ）最简与或式，全译码（E）全译码，最小项答：A题 3.5.7 当今可编程集成电路技术，可以使FPGA的密度EPLD 的密度。（ A ）大于 （B）等于（C）小于（D）小于等于答：A题 3.5.8 以 FLASH 为编程单元的 EEPROM 浮栅释放负电荷时，一片一片的释放的原因 是。 个人收集整理 勿做商业用途（ A）隧道效应 （B）雪崩基础 （C）漏极接电源 （D）源极接电源 答：D习题与自检题题图 3.1 习题 3.1 电路图习题 3.1 分析题图 3.1 所示组

8、合逻辑电路功能。 个人收集整理 勿做商业用途A B CF0 0 000 0 110 1 010 1 111 0 011 0 111 1 011 1 10习题表 3.1 习题 3.1 真值表解：组合逻辑电路的输出函数表达式可以直接写出，也可以先逐级写出各门电路的输出， 然后得到逻辑电路输出的函数表达式。1）由逻辑图得电路输出函数的表达式：31 / 12F0ABCF1 AABC F2 BABCF3 CABCFF1F2F3A ABC B ABC C ABCAABCBABC CABCABC(AB C) A B C ABC2)根据表达式列出真值表见习题表3.1 所示。3)由习题表 3.1 可知，此电路只

9、有输入 A、B、C 的取值不同时 F=1，否则 F=0。因此， 题图 3.1 所示电路为三变量非一致电路。 个人收集整理 勿做商业用途习题 3.2 请设计一个具有可控功能的 3 位二进制加 1、减 1 转换电路，并画出电路图。 K 为控 制信号，当 K=0 时加 1，K=1 时减 1。 个人收集整理 勿做商业用途解：1) 设输入信号 A、B、C为421码，输出为 F3F2F1。K=0时，输入信号 A、B、C加 1，K=1 时，输入信号 A、B、C 减 1，列出真值表如习题表 3.2 所示。 个人收集整理 勿做商业用途2) 根据真值表列卡诺图，写出输出函数F3F2F1 的逻辑表达式。F3ABCK

10、 ABCK ABC ACK ABK 个人收集整理勿做商业用途习题表 3.2习题 3.2 真值表KABCF3F2F10000001F2KBC KBC KBC K BC000101000100110011100F1C0100101010111001101113)画出电路图，略。01110001000111习题 3.3 请设计一个 5421BCD 码中偶数个 1 检验10010001010001电路，并画出电路图。10110101100011解：1) 设输入信号 A、 B、C 、D 为 5421BCD11011001110101码，输出为 F 。列出真值表如习题表 3.3 所示。11111102)

11、根据真值表列卡诺图，写出输出函数F 的 个人收集整理 勿做商业用途逻辑表达式。 习题表 3.3 习题 3.3 真值表AB C DF00000F AB ACD ACD ACD00010001003)画出电路图如答题图 3.3 所示。0011101000习题 3.4 请设计一表决电路。共有 4 人参加某学01010110生集体的三好生投票，多数人投赞成票可以通过，011110000其中班主任投否决票不通过，即班主任具有一票1001110101否决权。10110110011101111032 / 121111ABCDF00000000100010000110010000101001100011101

12、000010010101001011111000110111110111111个人收集整习理题表勿做3商.4业习用题途3.4真值表答题图 3.4 习题 3.4 电路图&BAABCDF题图 3.4 习题 3.5 图解： 1）设置输入 / 输出变量确定输入 A、B、C和 D为投票人，且 A为班主任。输出 F 为事件“通过”成立。投票人投同意 票为逻辑 1，不同意为逻辑 0。输出通过为逻辑 1， 不通过为逻辑 0。2）列真值表和写逻辑表达式 在真值表中，列出输入变量 A、B、 C 和 D 的 所有（全）组态，根据题意列出输出变量，如真值 表如习题表 3.4 所示。依据真值表写出逻辑表达式F ABD

13、ABC ACD 。3）画出电路图如答题图 3.4 所示。D A CC A D答题图 3.3 习题 3.3 电路图习题 3.5 试分析题图 3.4 电路中，当 A、B、C 、D 其中一个信号改变状态时，是否存在竞争 冒险现象？如果存在竞争冒险现象，会发生在其他变量为何种取值的情况下？是哪种冒 险？如何克服？ 个人收集整理 勿做商业用途解：判断电路是否存在冒险有两种方法，一是 分析输出逻辑函数表达式。若在一定条件下函数式 能化简为： F AA或 F A A的形式，则说明当 变量 A 在 1、 0 之间变化时可能引起电路竞争冒险。 第二种方法是分析电路输出函数的卡诺图。若在卡 诺图中出现两圈相切，而

14、某一变量跨越相切处是在 0、1 之间变换，则这一变量取值突变时可能引起 电路逻辑冒险。本例题将用逻辑表达式判断电路是否 有冒险并消除冒险。由题图 3.4 知电路的输出函数为：F ACD ABC BC CD由逻辑函数表达式知，题图 3.4 所示电路有冒险。并且冒险可能在下列三种情况下发生：1）当 A=0，B=1，D=1 时， F C C ，C 有“ 0”冒险。2）当 B=0，C=1，D=1 时， F A A，A 有“ 0”冒险。3）当 A=0，B=0，C=1 时， F D D ，D 有“ 0”冒险。 在输出的或门输入端增加一低选通脉冲的方法消除冒险。情况下，发生哪种冒险？如何克服？ 个人收集整理

15、解：写出题图 3.6 的输出逻辑函数表达式(AD B)(AC D)题图 3.6 习题 3.6 图习题 3.6 试分析题图 3.6 电路中， 哪个信号改变状态时， 存在竞争冒险现象？在哪种取值的B=0 时， F A A 。由逻辑函3.6 所示电路有冒险。并且 A 高选通脉当 D= C=1， 数表达式知，题图 有“ 1”冒险。可在输出的与门增加 冲的方法消除冒险。习题 3.7 如题图 3.8所示的一组合逻辑函数， 当输入信号 ABCD 从 0101到 1111变化时， 即同11000101011000110001个人收集整理 勿做商业用途1110题图 3.8 习题 3.7 卡诺图00 01 11

16、10时有 2 个信号变化，会产生逻辑冒险吗？如何克服？ 解：当输入信号 ABCD 从 0101 到 1111 时变化，AC 同时由 0 变到 1，两个状态输出都是 1。但变化 时， AC很可能不是同时变化，有可能 A 先变，也 有可能 C 先变。如果 C 先变，则 ABCD 的路经为 0101 01111111，结果都是 1，不会产生冒险。 如果 A 先变，则 ABCD 的路经为 0101 1101 1111 结果是 10 1，将会产生冒险。克服冒险的方法： 路径可选 0101 01111111，但有时不好加以控制，可选择加选通脉冲的方法解决。习题 3.8 用 VHDL 设计 8 线 -3 线

17、优先编码器。解：VHDL 实体有 8 个输入 input（0） input（7）代表输入信号 07，3 位由低位到高位排列 的二进制信息输出。 个人收集整理 勿做商业用途进程语句中用的是 if 顺序语句，首先判断 input（ 7）是否为低，若为低，执行接下来的语if 语句，执行程序。 个人收集整理 勿句，将结果送到输出，然后退出进程。否则继续判别下面的做商业用途用 VHDL 语言描述优先编码器的程序如下。LIBRARY IEEE;USE IEEE.std_logic_1164.all;ENTITY priorityencoder ISPORT (input:IN STD_LOGIC_VECT

18、URE(7 DOWNTO 0); y:OUT STD_LOGIC_VECTURE (2 DOWNTO 0); END priorityencoder;ARCHITECTURE rtl Of priorityencoder ISBEGINPROCESS( input)IF(input(7)=0) THENy= 000;ELSIF (input(6)=0 )THENy=001;ELSIF(input(5)=0 )THENy=010;ELSIF (input(4)=0 )THENy=011;ELSIF (input(3)=0 )THENy=100;ELSIF (input(2)=0 )THENy=1

19、01;ELSIF (input(1)=0 )then y=110;ELSE y=111;END IF ；END PROCESS ；END rtl;习题 3.9 3线-8线译码器 74138 及门电路组成的组合逻辑电路如题图 3.10所示。其中，输入 信号 A7-A0 为地址线。试写出译码器各位输出所实现的地址。个人收集整理 勿做商业用途个人收集整理 勿做商业用途解：译码器的使能端有效时 S3 S2 0,S1 1, 译码器译码。由题图 3.10 电路可知，译码器译码， 则地址线 A3-A7 的状态应为 A6=A7= 0， A3=A4A6=A5= 1 。若 F 0 0 ，则 A2A1A0=000，

20、即A7A7A6A5A4A3A2A1A0=00111000=38H 同理得 F1 F 7 分 别为 39H，3AH ，3BH ，3CH，3DH，3EH，3FH。A4012AAA31&74LS138A0F0A1F 1A2F 2F 3S1F 4F 5S2F 6 S3F 70 1 2 3 4 5 6 7 FFFFFFFF41 / 12习题 3.10 试分析题图 3.12 所示电路 , 列出输入输出真值表 , 说明电路的逻辑功能。 74283 为4 位超前进位全加器。 个人收集整理 勿做商业用途X4 X3 X2 X1D10 D8 D4 D2 D10 0 0 00 0 0 0 00 0 0 10 0 0

21、0 10 0 1 00 0 0 1 00 0 1 10 0 0 1 10 1 0 00 0 1 0 00 1 0 10 0 1 0 10 1 1 00 0 1 1 00 1 1 10 0 1 1 11 0 0 00 1 0 0 01 0 0 10 1 0 0 11 0 1 01 0 0 0 01 0 1 11 0 0 0 11 1 0 01 0 0 1 01 1 0 11 0 0 1 11 1 1 01 0 1 0 01 1 1 11 0 1 0 1习题表 3.10 真值表 个人收集整理 勿做商业用途解：从真值表入手分析此电路。写出真值表后，如习题表X1D1D2D4D8D10题图 3.12 习

22、题 3.10 电路3.10 所示，直接观察规律。可以看出从 0 到 15 共 16 个数字被转成了相应的以10、8、4、2、1为权值的 5 位 BCD 码，逻辑功能也可以说是加 6 校正电路。 个人收集整理 勿做商业用途题图 3.13 习题 3.11 电路习题 3.11 请用 74283 实现一个可控余 3码至 个人收集整理 8421BCD 码和 8421BCD 码至余 3 码转换电路。 当 X=0 时实现余 3码至 8421BCD 码，X=1 时 实现 8421BCD 码至余 3 码。解： 1）8421BCD 码至余 3 码转换实际上 是加 3，设 A 为被加数， B为 3，X为控制信号。

23、输入进位位应接 0，但控制信号 X 为 1 时是加法， 所以必须取反。2）余 3 码至 8421BCD 码实际上是减 3， 设 A 为被加数， B 取反，然后加输入进位位 “ 1。” 但控制信号 X 为 0 时是减法，所以也必须取反。3）将 X取反控制异或门作为 B=3 或 B的反码。连接电路如题图 3.13所示。习题 3.12 题图 3.14电路是一片 4 位比较器 7485、一片显示译码器 7447、一片 4 位全加器 74283 构成的逻辑功能电路，试分析该电路的逻辑功能。 个人收集整理 勿做商业用途解： 1）加法电路中， X 为控制信号， A为被加数， B为加数， X控制 A、B完成加

24、法和减 法运算。控制信号 X为 0 时作加法运算， X为 1时是减法， B取反，然后加 X得负数的补码。 个人收集整理 勿做商业用途2）加法器 74283 的输出作为比较器 7485 的输入，并和比较器的另一个输入信号7比较。如果大于等于 7，则比较器 7485 输出信号 FABIA=B IABFA=BFABFAB题图 3.14 习题 3.12 电路习题 3.13 若逻辑函数 F=X2+Y2 ，且 X、Y均为 2位二进制数。试画出 F(X,Y)的 PLA 阵列图。 个人收集整理 勿做商业用途解：(1) 令 X X1X0，Y Y1Y0， F F4F3F2F1F0。列真值表如下，习题表 3.13

25、真值表X1 X0Y1 Y0F4 F 3 F2 F1 F0F0 00 00 0 0 0 000 00 10 0 0 0 110 01 00 0 1 0 040 01 10 1 0 0 190 10 00 0 0 0 110 10 10 0 0 1 020 11 00 0 1 0 150 11 10 1 0 1 0101 00 00 0 1 0 041 00 10 0 1 0 151 01 00 1 0 0 081 01 10 1 1 0 1131 10 00 1 0 0 191 10 10 1 0 1 0101 11 00 1 1 0 1131 11 11 0 0 1 018(2) 化简F4 X1X 0Y1Y0 ， F3 X 1Y0Y1 X1X0Y1 X1X 0Y1 X1Y1Y0 ,F2 X1Y1Y0 X0Y1Y0 X1X0Y1 X1X0Y0 ，F1 X 0Y0 ， F0 X0Y0 X0Y0个人收集整理 勿做商业用途与 阵 列B1B1B2B2B3B3B4