毕业论文-基于FPGA的IIR数字滤波器的实现

1、本科毕业设计说明书1引言数字信号处理(Digital Signal Processing DSP)在通信与信息系统、信号与信息系统、自动控制、雷达、军事、航空航天、医疗和家用电器等众多领域得到了 广泛应用。在数字信号处理应用中，数字滤波器十分重要并已经获得广泛应用。1. 1数字信号处理简介近年来由于半导体技术、计算机技术的成熟与迅速发展，使得科技与生活的密 切结合，尤其是数字信号处理的突飞猛进，以及许多组件得以数字化及一体化，提 供了小型、多功能、低成本与低功率消耗的特性。由于数字信号先天上优于模拟信 号，因此数字信号对噪声的免疫力远较模拟信号来得好，信号能长时间的保存或长距离的传输且比较不容

2、易产生失真现象，数字信号在近年来发展迅速，成为一种主流学识。一般的数字信号处理过程如下图1.1所示1:图1.1 :数字信号处理流程数字信号处理器有以下几个优点：a 灵活性好 b.精确度高c.利用大规模集成电路的合成现今新型大规模与超大规模集成电路推陈出新。与模拟电路相比，数字电路的密集成度可以做得很高。还有数字组件比模拟组件比较容易应用于集成电路的合 成，数字信号处理器(DSP，就是基于超大规模集成电路技术和计算机技术发展 起来的，适合于作数字信号处理的高速高位单芯片计算机。他们体积小、功能强、 使用方便。1. 2 数字滤波技术数字滤波器是输入数字序列变为输出数字序列的数字信号处理器，是语音与

3、图形处理，模式识别和谱分析等应用中的一种基本的处理部件。如上文所说，数字处 理具有灵活性强，精度高，处理成本低以及对环境没有特殊要求等特点，它不仅能 完成模拟处理的大部分功能，满足滤波器对幅度和相位特性的严格要求，而且还能避免模拟滤波器所无法克服的电压漂移，温度漂移和噪声等问题，模拟处理由于成本可靠性等原因而无法实现的功能。数字滤波是数字信号处理理论的一部分。 数字信号处理主要是研究用数字或符 号的序列来表示信号波形，并用数字的方式去处理这些序列， 把它们改变成在某种 意义上更为有希望的形式，以便估计信号的特征参量，或削弱信号中多余分量和增 强信号中的有用分量。具体来说，凡是用数字方式对信号进

4、行滤波、变换、调制、 解调、均衡、增强、压缩、估计、识别、产生等加工处理，都可以纳入数字信号处 理领域2。1. 3 FPGA芯片本设计采用Altera公司的FLEX10K系列的器件对IIR滤波器进行设计，具体 采用EPF10K10LC8芯片，同时Altera 提供的EPC1和EPC2是供器件配置用的 EPROM(简称配置EPRO)它们是通过串行数据流来配置 FLEX10K器件的。配置数据也可以从系统RAM或者通过Altera的BitBlaster 下载电缆下载进来。FLEX10K器件配 置好后，通过复位可以进行在线重新配置，装入新的数据。功能介绍，FLEX10係列主要由嵌入式阵列块、 逻辑阵列

5、块、FastTrack和I/O单元四部分组成。采用PLCC勺封装。其结构方框图如1.2所示。(1) 嵌入阵列嵌入式阵列块是由一系列的 EAB构成的，当要实现有关存储器功能时，每个EAB提供2048位用来构造RAM ROM FIFO、和双端RAM等功能。当EAB原来实现 乘法器、委控制器和状态机以及 DSP等复杂逻辑时，每个EAB贡献100到600个门。 它既可以单独使用又可以组合使用。(2) 逻辑阵列列是由一系列的逻辑阵列块(LAB构成的。每个LAB包括8个LE和一些连接 线，每个LE含有一个4输入查找表(LUT、一个编程触发器、进位链、和级联链， LE的结构能有效的实现各种逻辑。勺f|学|曽

6、i琴吁| 字|ke) Jl再 小为加如 Mton ruTL“厶mi- j r =i rB uk BJS - lisvai i-k mf i L . |l ? irjs-dMJ血TTflr廿 f畑IU1L-1：Jr tiirri, bt t, bXi.u 7CU.:啾幽-;.1:-;7謬爭奉 1皓学；： :;務核:-餐.-:-:.*:-:-F?N tAW f j|lOEka .Ki li jlw Ji li Bj - a an jii i 亠 4 “ La j. aaa d. dV Tf -It : il :;I - i- -is I - -s i 1 -?! -*i!f- - T f Trif

7、 il 蔺 商 firobaactae Arra图1.2 FLEX10K器件的结构方框图（3）快速通道（Fast Track ）FLEX10K器件内部信号的互联和器件引脚之间的信号互联是由快速通道（FastTrack）连线提供的，它时贯穿器件长、宽快速联系通道。（4）I/O单元FLEX10K器件的I/O引脚是由一些IO单元（IOE）驱动的。IOE位于快速通道 的行与列的末端，每个IOE有一个双向I/O缓冲器和一个既可以做输入寄存器又可 以做输出寄存器的触发器。当IOE作为专业时钟引脚时，这些寄存器提供特殊的功 能。FPGA现场可编程门阵列）是可编程逻辑器件，它们是在PLA,GAL等逻辑器件的

8、基础上发展起来的。同以往的 PAL,GALt匕较，FPGA勺规模比较大，它可以替代几 十甚至几千块通用IC芯片。这样的FPGA实际上是子系统部件。这种部件受到世界 范围内电子工程设计人员的广泛关注和普遍欢迎12。随着VLSI（Very Large Scale IC ，超大规模集成电路）工艺的不断提高，单一 芯片内部可以容纳上百万个晶体管，FPGA芯片的规模也越来越大，其单片逻辑门 数已经达到上百万门，它所能实现的功能也越来越强，同时也可以实现系统集成。 FPGA5片在出厂之前都做过百分之百的测试，不需要技术人员承担投片风险和费 用，设计人员只需在自己的实验室里就可以通过相关的软硬件环境来完成芯

9、片的最 终功能设计。所以FPGA勺资金投入少，节省了许多潜在的花费8。用户可以反复 的编程、擦除。使用或者在外围电路不动的情况下用不同软件就可以实现不同的功 能。所以，用FPGA使试验、制作样片，能以最快的速度占领市场。综合上诉内容，数字滤波器灵活性强，精度高，本课题将讨论符合设计要求的IIR数字滤波器的实现结构，以及合适的设计方法和算法，充分利用FPGA勺大规模，高速度和可编程的优点，让 FPGAC作在它最高时钟频率，发挥它的最大效能 13。1.4 VHDL 简介1.4.1简介VHDL是 VHSI(Very High Speedlntegrated Circuit ) Description

10、s Language 的缩写，既超高速集成电路的硬件描述语言。VHDL能够描述硬件电路的结构、行为与功能。虽然其硬件的相关语法与形式类似与一般语言，但是涉及许多与硬件相 关的语法构造。VHDL设计的层次性，既自上而下的设计方法，适合大型设计工程 的分工合作。VHDL的最大特点是描述能力极强，可覆盖逻辑设计的诸多领域和层 次，并支持众多的硬件模型。VHDL的特点包括如下几个方面。(1) 可以分层次设计。(2) 每个设计单元，既有定义好的接口(以便连接其他元件时使用)又有明确 的行为规范(原来仿真)(3) 用算法或者实际硬件结构来定义一个元件操作的行为规范。(4) 并发性：以硬件描述语言所描述的实

11、际系统，其许多操作时并发执行的。(5) 逻辑操作和设计的时序行为都能够仿真。因此VHDL乍为一种文件和模块语言，允许明确的指定和仿真数字逻辑系统的行为。 142 设计流程在使用VHDL设计之前，有必要先了解整体 VHDL的设计过程。在VHDL的基本 设计过程中，有几个步骤通常叫做设计流程。 这些步骤适合于任何一个硬件描述语 言的基本设计过程，用框图表示于图 1.3中。图1.3 VHDL设计流程整体设计流程分为“前期”工程和“后期”工程两步。所谓“前期”步骤开始 于提出基本方法和建立在框图层次上的模块。大型的逻辑设计通常是分层次的。 VHDL有好用的框架来定义模块及其接口，还有随后填加的实体细节

12、，和它们的内 部结构体细节。第二步是真正为模块编写 VHDL!序，包括接口，内部细节。使用专业的 VHDL 文本编辑器使这一步工作更容易些。这样的编辑器有自动高亮、VHDL关键字、自动缩进等，对常用的程序结构内部模块的语法进行检查，单击进入编译等功能。如果数字系统的设计者写出一些程序就想编译，这样做当然没错。 VHDL编译 器为了检查语法错误并检查与其它相关模块的相容性， 它也创建内部信息，这是后 来设计进程中的仿真所需要的。没必要把所有的程序编完了才进行编译， 尤其是工 程较大时，一次编译一个模块可以避免增生语法错误，名称不一致问题，等等。第三步是仿真/验证。在没有安装具体电路的情况下，VH

13、DL仿真器对设计进行 仿真，并观察其输出波形。除了能观察到输出波形外，仿真 /验证更重要的作用是 分析电路是否能按期望的那样工作，在大的工程中，大量的努力都花在这一步中， 在这一阶段发现设计错误具有很高的价值，如果错误发现得迟了，可能“后期”步 骤都要返工。在VHDL的函数声明里，我们在研究电路和逻辑操作时不考虑延时，即认为门 的延时参数是零。而在仿真的延时验证中，我们研究包括估计延迟时间的电路的操 作，并检验上升时间，保持时间，和其它延时是否满足要求。由于延时可能会过于 依赖综合和适配的结果，前期工作的延时检验是有限的。 我们可以做一些初步的延 时检验获得适合总体设计的方法，但是延时检验的细

14、节必须到最后才能得到。仿真/验证之后，进行“后期”阶段的工作，“后期”阶段分为三个步骤：逻 辑综合、装配与布局/布线、延时分析。在逻辑综合阶段，综合器所要做的工作是检查VHDL程序的语法是否正确，再根据厂商提供的器件库，将 VHDL源程序转换成各种器件的组合。并依据设计者所 给出的命令，在各器件之间做适当的布线。可见合成时的几个要点有：VHDL源程序、厂商提供的库以及用户所执行的命令，我们称之为约束条件，如面积、速度、 功耗、可测性；支持工艺库，如 TTL库，CMOS?等。最后一步是进行延时分析， 延时分析主要是将做完布局/布线的结果再做一次验证，如验证前级输出信号到本 级信号的建立时间及保持

15、时间是否足够，延时限制条件是否满足等。如果时序上有 错误就要寻找问题的根源，返回设计中的某个步骤改写设计， 这些都是要做延时分 析时才能知道9 o第5页共32页本科毕业设计说明书第9页共32页2 IIR 数字滤波器的原理和设计数字滤波器是实现数字滤波的核心器件，按类型分为2大类:无限冲激响应IIR和有限冲激响应FIR数字滤波器。IIR数字滤波器在很多领域中有着广阔的应用前景,与FIR数字滤波器相比，它可以用较低的阶数获得高选择性，所要求的阶用 存储单元少，且成本低、信号延迟小，同时还可以利用模拟滤波器设计成果，设计工 作量相对较小。2.1 IIR数字滤波器的结构高阶IIR滤波器可通过传递函数，

16、表示为:H(z)bodz 11a-iz 1NL bzZLaMZNbkz kk 0Mk1akZk 1(2.1)这样高阶IIR滤波器就可通过若干二阶网络（也称为滤波器的二阶基本节）级联起来构成，代表K级的二阶网络结构如图1所示。x Hh1(Z)2( z)L Hk(z) Y对于每一个二阶基本节，它的数学表达式表示为：(2.2)它可以用转置直接II型结构加以实现，如图2.1所示。图2.1标准二阶部分的转换采用这种级联结构实现IIR滤波器的优点是每一个基本节只是关系到滤波器 的某一对极点和一对零点，调整系数ai aii,a2i,只单独地调整了滤波器第i对零点而不影响其他任何零、极点。同样,调整bii,b

17、 2i系数,也只单独调整了第i对极 点。因此，这种结构便于准确地实现滤波器的零、 极点,也便于调整滤波器的频率响 应性能。这种结构的另一个优点是存储单元需要较少，在硬件实现时，可以用一个二 阶节进行时分复用,从而降低对FPGA硬件资源的要求13。2.2 IIR 数字滤波器的设计要求2.2.1滤波器系数的计算根据本次毕业设计的要求：该系统的设计指标为：模拟信号采样频率为2MHz, 每周期最少采样20点，即模拟信号的通带边缘频率为fp=100KHz，阻带边缘频率fs=1MHz，通带波动Rp不大于O.ldB (通带误差不大于5%，阻带衰减As不小于 32dB。把它以表格的形式写出会更直观如下表2.1

18、:表2.1滤波器参数Wp通带边缘频率，其值在0到1之间,1相应于采样频率的一半.Ws阻带边缘频率，Ws与Wp单位相同，其值在0到1之间,1相应于采样频率的一半.Rp通带波动，单位分贝(dB),指的是通带中允许的最大损失.通带是0W WpAs阻带衰减，单位分贝(dB),指从通带以下的阻带分贝数.阻带是 Ws W 1滤波器系数的计算及优化，本系统函数 H(z)的计算采用MATLAB件中数字信 号处理工具箱比较方便，其中有两个现成的函数可以使用：ellipord (Fp/ n, Fs/ n， Rp, As)函数用来计算数字椭圆滤波器的阶次 N和3dB截止频率Fn,而ellip (N, Rp, As，

19、Fn)函数可以求得直接型椭圆IIR滤波器的各个系数11。下面系数的具体运用MATLAB计算；将各参数指标 Wp/ =0.1, Ws / =0.2,Rp=0.1(dB),As=32(dB)带入 MATLAB!数如下所示；n,wn =ellipord(0.1,0.2,0.1,32)n =4wn =b,a=ellip(4,0.1,32,0.1)b =0.0271 -0.07240.0984 -0.07240.0271a =1.0000 -3.3553 4.3439 -2.55780.5771通过调用以上两个函数计算得到的系统函数H(z):bkZH(z)0.02710.724z0.0984z0.724

20、 z 30.0271zkakZ1 3.3553z4.3439z2.5578z0.5771z这是一个四阶IIR系统，根据MATLA超强DSP处理工具，采用数字信号处理 工具箱的freqz (b,z,f,Fs )函数可以画出本设计的频率响应。其中f为通带频率到阻带频率之间的任意值，Fs为采样频率。计算出该系统的频率响应如图2.2所示可见满足设计要求。w)IIIPF.民 EWa日-2LJU-3001 q111FFI111pi1111111111i711I-1+1ii1I1-1ii!1i11-11iiii1-!I:1-11111-A11=i11I111V1hF11111I1!11|1il11|4S6F

21、 reqije ncy图2.2四阶IIR椭圆滤波器频率响应曲线如果采用直接型结构实现，需用的乘法器和延迟单元相对较多， 而且分子和分 母的系数相差较大，需要较多的二进制位数才能实现相应的精度要求。如果采用二阶节级联实现，一来各个基本节的零点、极点可以很方便地单独进行调整，二来可以降低对二进制数位数的要求。 给出了一个直接型结构转为级联型本科毕业设计说明书结构的dir2cas.m文件，具体过程如下:b0,b,a=dir2cas(b,a) bO =0.0271b =1.0000-0.94671.00001.0000-1.72901.0000a1.0000-1.58000.64691.0000-1.

22、77530.8920可以看出二阶节的分子、分母的系数差异减小了，但也可以看出系数b产生了 溢出，由b0=0.0271,合理安排后的系数如下：b =0.11 -0.10410.11H(z) H/Z)出0.11 0.1041z0.11z20.2464 0.426z 1 0.2464z 21 1.58z0.6469 21 1.7753z0.892z 2(2.3)0.2464-0.426 0.2464a1.0000-1.58000.64691.0000-1.77530.8920利用该函数求得系统函数的级联表达形式为:2.2.2 滤波器系数的扩大为了使设计简便以及资源得充分利用，我们应该对系数进行进一步

23、的量化，将 系数由小数转化为整数，根据需要，主要考虑量化精度和系统资源两方面，将二阶网 络的系数同时扩大N倍后作为新的系数，然后再将输出网络的系数缩小 N倍8,并用 二进制数进行表示,如下表2.2所示：H(z)Hi(Z) H2(z)113 107z113z 2252 436z252z 21 1618z662z21 1818z913z 2(2.4)表22滤波器系数扩大系数a0a1a2b0b1IIR1原系数0.110.10410.111.580.6469扩大28后的系数1131071131618662IIR2原系数0.24640.4260.24641.77530.892扩大28后的系 数25243

24、62521818913经过系数扩大后的系统函数级联表达式为:2.2.3 滤波器系数的验证另外我们采用高级编程c语言进行编程、仿真、验证其输出结果13以下为用C语言所编写滤波器级联结构源程序：#in elude #i nclude #include #include #in clude vconi o.h#in clude #in clude #i nclude #in clude void main() int i;int x0,x1,x2,y0,y1,y2,q0,q1,q2;FILE *fp;x0=0;x1=0;x2=0;y0=0;y1=0; y2=0;q0=0;q1=0; q2=0;sys

25、tem(cls);fp=fope n( d:date0.txt,wt);prin tf(Press any key to con ti nue whe n readyn);prin tf(or Press ESE to Ca nceln);getch();for(i=0;i z p r ：霧恰tsg韜韜搐柘討企对SSE驀WS盅務驀務爲務舄爲黑2 Wltd iSg 砖申Ei4E； Xl ：1E1 SS vn3WSCiT7TasS*tRS图3.3 FPGA电路本科毕业设计说明书323 FPGA 配置芯片EPC2LC20EPC2LC2是Altera公司FLEX10係列器件的EPRO配置芯片，具有低功

26、耗，并且在等待状态下消耗几乎是零的优点，5V或者3.3V供电，在软件方面由Altera公司的MAX+PLUS进行烧录程序，封装采用 PLCC2C或者TQFP32本设计采用5V供电。以下是它的芯片图以及与 FLEX 10K芯片的配置图OCLXN.CN.DN.Q0Euuoz u 03 u 3e10第#页共32页图3.4 EPC2LC20芯片图ChJDL.r7i c- w応LiFLEJC 伽 Dttvlcm 同IKLK DED IF-1 i IS CONF DONE rOhJHC.图3.5配置图Conigk.igjion EPfiOMDUXDATAOF 饰CCWF.3.2.4 选通器 74HC245

27、它是双向总线数据缓冲器又称选通器，芯片图和具体功能表如下trio pro j DM 3 DD4 aDIRvcc0EBl肌旳肥B(5B7OKDao J vrc lit OEL?L6pbVL5 DDDi/L3 _DpD IFDDDe/ LI Dt)&77图 3.6 74HC245本科毕业设计说明书表3.1模式功能表输入端功能OEDIRLL数据由B到ALH数据由A到BH不传输该芯片是由方向控制引脚 DIR和输出使能端0E低电平有效)的高低电平进行 控制可以使数据从A总线到B总线,也可以从B总线带A总线进行传输。VCC是供 电端,电压从2V到6V。3.2.5 DAC0808(D/A)转换器DAC080

28、8是一个16引脚的8位数模(D/A)转换器，它的一些参数如下解析度：1/256精确度：0.019%安定時間：150ns线性度：土 1LSB输出形态：电流输出NCGNDV EEIoA1A2A3A41162153144DAC08081351261171089COMPENVref (-)Vref(+)VccA8A7A6A5图3.7 DAC0808芯片图DAC0808的引脚功能介绍：A1A8:数据输入引脚，其中A1是最高位，A8是最低位。Vref(+):参考电压,串联一个电阻(R1)外接一正电源，以便产生参考电流(通常为12mA。Vref(-):参考电压,必须接一电阻(R2)接地，防止过载。VEE和C

29、OMPE: VE接-4.5V到-18V,它们之间必须接一个电容以防止高电平Io:电流输出通常外接一运算放大器，以便将电流输出转换成电压输出.Vcc:提供电压接+5V3.2.6 LM224放大器它是一个低功耗运算放大器，属于四运放，该运算放大器以低电压，单一电源为优势，作用是放大输入模拟信号到模数转换器，它的结构图如图3.8Dh DH n and N PackagesOUTPUT 1-INPUT 1+lfJPUT 1V +4lh.PI.T ?-INPVT 2OUTPUT 2TOP VIEW图3.8 LM224结构图-INP LIT 4 +IN PUT 4GND4-INPJT3-INPUT 3 o

30、irrpjra10第29页共32页在本设计中利用该放大器的放大和跟随作用，具体电路如图3.9图3.9放大电路3.2.7存储芯片 HM628512日立公司的HM628512是一个8位静态存储器，它运用0.5um的高速CMOS技术制作，具有高性能低功耗的特点特征：1,高速：很快的响应时间一55/65/70ns（最大）2 , 5V供电电压3 ,具有合适的响应和循环时间4 ,普通的数据输入输出：三态输出芯片图如图3.10 :ro2Vss123323130|VccA1 5Al 7A抄WE5西A13日27A872 ISASS-25A11924OE1023AID1122cs12211 0713201 CS1

31、41 9105151810416171 03A12A6A0Al El16 I Al 4 I图3.11是这次设计中的连接电路Cltop VBW)图 3.10 HM628512COW IS7T013Kja is%17*7 心 S IP7X J石C3OELTD即3口口】IFO31/03F04I/Q51/06I/S7AA AAAAA A2 J疔3 A142G Al：34 Al:2; 3 Al 1 S5LA1JL26 A93? AOU7引脚描述AO A18lO0 l07图3.11存储电路地址端输入 输出端与FPGA勺I0引脚连接CS片选端，低电平有效OE输出允许端，低电平有效WE写操作允许端，低电平有效

32、VCC供电端，+ 5VGND接地端328电源和地滤波电路（又称去耦电容）VCC图3.12去耦电容它的作用是抑制因负载变化而引起的噪声和降低信号干扰。3.2.9 6.144M 晶振VCCCU-1q(n 2)0.2464y2 0.426y1 0.2464y0 1.7753q1 O.892q0系数扩大后表示为：y2 113 x2 107 x1 113 x0 1618 y1662 y0q2 252 y 436 比 252 y 1818 q 913 q4.2 IIR数字滤波器的VHDL实现IIR滤波器的实现是由以下几个模块组成的，时钟模块，寄存器模块，乘法器 模块，加法器模块，各模块程序见以下的描述。4

33、.2.1寄存器模块在滤波器的运算中关键是滤波器的输出的反馈寄存和乘累加器两个模块，因此要使得滤波器的反馈能够精确，寄存器是一个数据一个数据的延迟的， 共需要寄存 器6个，输入为8位数据输出也是8位数据，寄存的输入为乘累加器的反馈，下面是滤波器中寄存器模块的源程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;en tity ram isPort (clk:in std_logic;reset:in std_logic;xout:out s

34、td_logic_vector(7 downto 0);xin:in stdo gic_vector(7 dow nto 0);end ram;architecture Behavioral of ram isbegi nprocess(clk)begi n if reset=1 the nxout=00000000;elseif (clkeve nt and clk=1) the nxout=x in;end if;end if;end process;end Behavioral;在初始状态下令输出信号在reset的高电平的控制下为0,当时钟上升沿来临 时，进行信号输入，并开始信号的寄存，

35、寄存过程仅仅需要一点点的时钟。仿真波 形如下：r负1耳1舫9SOD OrS1113 九g4 Dm41uHr&se-tV f01妄* HOUt-moocoOOOWOIDXJQW0011 OWOQ1W0 W00101xi r-DOQOWDO JOOMDOOI * OODMOrO )0M0M11 OMOC1DD (00 KO0101 X MDDC110图4.2存储器波形仿真4.2.2 乘累加器模块由上面滤波器转移函数（4.3），（ 4.4 ）式可以看出，一个二阶节的实现需要 五次乘法运算、四次加法运算（采用二进制补码将减法运算变为加法运算）。两个 二阶节共需要十次乘法运算。虽然现在已有上千万门的FP

36、GA产品可供选用，但是一般应用时全部采用硬件阵列乘法器毕竟不太合适，而如果采用串行乘法器进行分时复用，其工作速度也不太理想。所以本次的设计中采用一个折中的方法实现，即乘加单元（maC的乘法器采用阵列乘法器，而不使用串行乘法器，以提高运算速度。需要注意的是，MAX+PLUSII的LPM库中乘法运算为无符号数的阵列乘法，所以使用时需要先将两个补码乘 数转换为无符号数相乘后，再将乘积转换为补码乘积输出。每个二阶节完成一次运算共需要6个时钟周期，而且需采用各自独立的mac实现两级流水线结构，即每个 数据经过两个二阶节输出只需要6个时钟周期5。第一级乘累加器的源程序如下：package n _bit_i

37、 nt issubtype bits8 is integer range -2*7 to 2*7-1;end n _bit_i nt;library work;use work.n_bit_i nt.all;library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;en tity mac isPort (clk:in std_logic;xO:in bits8;x1:in bits8;x2:in bits8;y0:in bits8;y1:in bits8;y2:out bits8);end mac;archite

38、cture flex of mac isbeg inprocessbeg inwait un til clk=1;y2=(113*x2-107*x1+113*x0+1618*y1-662*y0)/1024;end process;end flex;第二级乘累加器的源程序为：package n _bit_i nt issubtype bits8 is integer range -2*7 to 2*7-1;end n _bit_i nt;library work;use work.n_bit_i nt.all;library IEEE;use IEEE.STD_LOGIC_1164.ALL;us

39、e IEEE.STD_LOGIC_ARITH.ALL;en tity mac2 isPort (clk:in stdo gic; yO:in bits8;y1:in bits8;y2:in bits8;qO:in bits8;q1:in bits8;q2:out bits8);end mac2;architecture flex of mac2 isbeg inprocessbeg inwait un til clk=1;q2=(252*y2-436*y1+252*y0+1818*q1-913*q0)/1024;end process;end flex;乘累加器在时钟的上升沿计算，并经过一小段

40、时间输出数据，累加器累加的结 果需输入寄存器再输出，两个乘累加器只是输入信号和两级滤波器的系数不同，其余都相同，这样设计的好处是想改变滤波器的性能时，只需将滤波器的系数改变即可，比较方便。4.2.3 IIR 总体模块的实现由上面所描述的几个模块，可得出IIR滤波器的总体实现框图，利用几个模块 模型，直接可以编译出IIR滤波器的VHD实现，即将上述几个模块连接在一起即可。 如下图所示，IIR滤波器由六个寄存器，两个乘累加器组成。第一级的乘累加器输出为第二级乘累加器的一个输入，其余输入为第一级输出经过寄存器后的输出，或为反馈回来的信号，输入时钟和复位信号相同，dout1为一级乘累加器的输出，dou

41、t2为二级乘累加器的输出，也为总的输出，具体的框图 如图4.3所示。图4.3 IIR滤波器VHD语言总体实现4.3系统性能测试系统性能的测试采用单极性方波周期信号作为输入信号。信号的频率为1MHz在采样频率为2MHZ寸，每个周期采样20个点，其二次谐波的数字频输入到 MAX153 的信号电压幅度为2.5V，贝燈过A/D转换后的输出为OOHH FFH由于低通滤波器 的阻带截止频率选在200KHz衰减32dB由信号理论分析可知，周期方波信号没有 二次谐波，所以对三次谐波的衰减经过IIR滤波器后输出有直流分量的基波正弦信 号。5结论本论文在一步一步循序渐进的过程中完成了课题任务。首先从全局出发，描述了课题所涉及的知识领域，以及目前的发展背景，对整个数字信号处理、FPG实现、 数字滤波器及其设计理论有了一