FIR滤波器的设计实验报告

1、0 70HUNAN UNIVERSITY OF TECHNOLOGYEDAFIR滤波器的设计实验报告班级：学号：姓名：指导老师;-.实验目的(1) 熟悉Quartus U软件的基本使用方法。(2) 熟悉B-ICE-EDA/SOPC或其它EDA实验开发系统的基本使用方法。(3) 学习VHDL基本路基电路的综合设计应用。二实验条件(1) 开发软件：Quartus U。(2) 拟用芯片：Cycl one III-EP3C55F484C8三. 实验内容设计并调试好一个滤波器长度为 4的DaubechiesDB4转置FIR滤波器，并用EDA实验开发系统进行硬件验证。四. 实验设计1. 图1-1实验原理图

2、：x(n)fL-1 7fL-3z-1图 1-1 转置结构的 FIR 滤波器2. FIR的电路采用VHDI文本输入，有关VHDL程序如下LIBRARY LPM;USE IEEE;USE FIR ISGENERIC(W1:INTEGER:=9;W2:INTEGER:=18;W3:INTEGER:=19;W4:INTEGER:=11;L:INTEGER:=4;MPIPE:INTEGER:=3);PORT(CLK:IN STD_LOGIC;LOAD_X:IN STD_LOGIC;X_IN:IN STD_LOGIC_VECTOR(W1-1 DOWNTO 0);C_IN:IN STD_LOGIC_VECT

3、OR(W1-1 DOWNTO 0);Y_OUT:OUT STD_LOGIC_VECTOR(W4-1 DOWNTO 0);END ENTITY FIR;ARCHITECTURE ART OF FIR ISSUBTYPE N1BIT IS STD_LOGIC_VECTOR(W1-1 DOWNTO 0);SUBTYPE N2BIT IS STD_LOGIC_VECTOR(W2-1 DOWNTO 0);SUBTYPE N3BIT IS STD_LOGIC_VECTOR(W3-1 DOWNTO 0);TYPE ARRAY_N1BIT IS ARRAY (0 TO L-1) OF N1BIT;TYPE A

4、RRAY_N2BIT IS ARRAY (0 TO L-1) OF N2BIT;TYPE ARRAY_N3BIT IS ARRAY (0 TO L-1) OF N3BIT;SIGNAL X:N1BIT;SIGNAL Y:N3BIT;SIGNAL C:ARRAY_N1BIT;SIGNAL P:ARRAY_N2BIT;SIGNAL A:ARRAY_N3BIT;BEGINLOAD:PROCESS ISBEGINWAIT UNTIL CLK=1;IF(LOAD_X=0) THENC(L-1)=C_IN;FOR I IN L-2 DOWNTO 0 LOOPC(I)=C(I+1);END LOOP;ELS

5、EX=X_IN;END IF;END PROCESS LOAD;SOP:PROCESS(CLK) ISBEGINIF CLKEVENT AND (CLK=1) THENFOR I IN 0 TO L-2 LOOPA(I)=(P(I)(W2-1)&P(I)+A(I+1);END LOOP;A(L-1)=P(L-1)(W2-1)&P(L-1);END IF;YW1 ,L PM_WIDTHB=W1,LPM_PIPELINE=MPIPE,LPM_REPRESENTATION=SIGNED,LPM_WIDTHP=W2,LPM_WIDTHS=W2)PORT MAP(CLOCK=CLK,DATAA=X,DA

6、TAB=C(I),RESULT=P(I);END GENERATE;Y_OUT=Y(W3-1 DOWNTO W3-W4);END ARCHITECTURE ART;3. 新建工程，将文件添加到对应的工程中，对工程进行设置4. 设置完成后，对工程进行编译，对错误进行分析经过编译后无错误5. 工程的仿真与分析打开空白的波形编辑器，对仿真时间和最小时间周期进行设置，输入和编 辑波形，并进行保存。对仿真器进行参数设置，启动仿真并进行观察仿真结果。 下图1-2是仿真输入设置，下图1-3是对FIR滤波器进行时序仿真的结果。从输 入和输出数据的分析可知，仿真实验结果是正确的。图1-2设置好的FIR时序图图1

7、-3 FIR时序仿真结果图6. 下图1-4和1-5是使用Quartus U进行逻辑综合后FIR的RTL视图和FIR综合后的资源使用情况图1-4 TIMES的RTL视图Y_OUT10.0SQ15VersionJlOff StatusEuartuw II Ver si onJevi si on N血电Top-level Entity HansTunilyMet timing requirementsLogi c utili rationComb intti onil ALUTsD&dicatd Ligic stsrsTotal re i st ersTotaZ piTi5lotftl zirtaal pinsTotal block raempry bitsD5F lloclt 日-tit lenantsTotal PLLsTotal DLLsDeri gwTiming ModelsIn pfogxE齐 一 floii Way (J4 ZL;呃；3 6.0 Fuild 215 J5/E9/20a3 SJ Full FIRFIRStratix IIU/A L %5T / 12.480 ( 1)112 / 12.480 ( 1 * )11231 / 343 ( E 轉