数电3章习题解答讲解

1、 第 1 章 习题解答 1.1 把下列二进制数转换成十进制数 10010110； 11010100 ； 0101001 ； 10110.111； 101101.101；0.01101。 解 直接用多项式法转换成十进制数 (10010110) B = (1 2 7+1 24 + 1 22 +1 21)D = (150) D=150 (11010100) B = 212 (0101001) B = 41 (10110.111) B = 22.875 (101101.101) B = 45.625 (0.01101) B = 0.40625 1.2 把下列十进制数转换为二进制数 89.125 ； 0

2、.625。 19 ； 64； 105； 1989； 解 直接用基数乘除法 2 19 余数 2 9 1 d0 2 4 1 d1 2 2 0 d2 2 1 0 d3 2 0 1 d4 图题 1.2 基数除法过程图 19= (10011) B 64 = (1000000) B 105 = (1101001) B 1989 = (11111000101) B 89.125 = (1011001.001) B 0.625 = (0.101) B 1.3 把下列十进制数转换为十六进制数 125 ； 625 ； 145.6875； 0.5625 。 解 直接用基数乘除法 125 = (7D) H 625 =

3、 (271) H 145.6875= (91.B) H 0.56255=(0.9003) H 1.4 把下列十六进制数转换为二进制数 4F； AB ； 8D0 ； 9CE。 解 每位十六进制数直接用 4 位二进制数展开 (4F)H= (1001111) B (AB) H= (10101011) B (8D0) H= (100011010000) B (9CE) H= (100111001110) B 1.5 写出下列十进制数的 8421BCD 码 9； 24； 89； 365 。 解 写出各十进制数的 8421BCD 码为 1001 0010 0100 1000 1001 0011 0110

4、0101 1.6 在下列逻辑运算中，哪个或哪些是正确的？并证明之。 若 A+B =A+C，则 B=C； 若 1+A = B，则 A+AB = B； 若 1+A =A，则 A AB A B； 若 XY=YZ，则 X = Z。 解 若 A+B =A+C，则 B=C 运算错误。可用反证法证明 设 A=1、B=1、C=0，有 A+B =A+C，但 B C。 若 1+A = B，则 A+AB = B运算错误。 若 1+A = B，则 B = 1，而 A+AB =A(1+B) = A 1。 若 1+A =A，则 A AB A B 运算正确。 若 1+A = A ，则 A = 1，而 A AB A B =1

5、。 若 XY=YZ ，则 X = Z 运算错误。可用反证法证明 若 XY=YZ，设 X=1 、 Y=0 、Z=0 ，有 XY=YZ，但 X Z。 1.7 证明下列恒等式成立 A BC (A B)(A C)； AB AB (A B)(A B) ； (AB C)B ABC ABC ABC ； BC AD (B A)(B D)(A C)(C D)。 证明 方法 1 列真值表如表题 1.7 所示，可以证明 A BC (A B)(A C)成 方法 2 用公式法证明 (A B)(A C) A AB AC BC A BC (A B)(A B) AB AB (AB C)B AB BC ABC ABC ABC

6、AB BC BC AD AB AC BD CD A B C A+BC (A+B)(A+C) 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 表题 1.7 真值表 (B A)(B D)(A C)(C D) AB AC BD CD 1.8 求下列逻辑函数的反函数 L1 AB AB； L2 BD AC BD； L3 AC BC AB ； L4 (A B)(A B C) 。 解 L1 AB AB L2 AC B D (A C)(B D) L3 (A C)(B C)(A B) =。一般再写成与

7、或式， 如何简便写出最简与或式？ L4 AB ABC 图。 解(a) L ABC ABC ABC (A B)C (b) L ABC ABC ABC A(B C) B 1 C (b) (a) 图题 1.9 L A 电路图 1.9 写出表题 1.9 真值表描述的逻辑函数的表达式，并画出实现该逻辑函数的逻辑 表题 1.9 (a)表题 1.9 (b) A B C L A B C L 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 1 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 1 1 0 1 1 1 1 0 0 1 1 0 1

8、 1 1 1 1 1 1 1 1 1.10 写出图题 1.10 所示逻辑电路的表达式，并列出该电路的真值表。 A B L (a) A B L 解 (a) L AB A AB (b) L ABA ABB A B L 0 0 0 0 1 0 1 0 0 1 1 1 表解 1.10 (a) A B L 0 0 0 0 1 1 1 0 1 1 1 0 表解 1.10 (b) (b) 图题 1.10 电路图 1.11 某逻辑电路的输入逻辑变量为A、B、C。当输入 表解 1.11 中 1 的个数多于 0 的个数时，输出就为 1。列出该电路的 A B C L 真值表，写出输出表达式。 0 0 0 0 解 先

9、列出真值表如表解 1.11 所示，写出输出表达式 0 0 0 1 1 0 0 0 0 1 1 1 L ABC ABC ABC ABC 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 1.12 一个对四个逻辑变量进行判断的逻辑电路。 当四 变量中有奇数个 1 出现时，输出为 1；其它情况，输出为 0。列出该电路的真值表，写 出输出表达式。 解 先列出真值表如表解 1.12 所示，写出输出表达式 L ABCD ABCD ABCD ABCD ABC D ABCD ABCD ABCD 表解 1.12 1.13 用代数法将下列逻辑函数式化为最简与-或 A B C D L 0 0 0 0

10、0 式 0 0 0 1 1 0 0 1 0 1 L A B AB AB ； L ABC AB C ； 0 0 1 1 0 0 1 0 0 1 L A(B C) A(B C) ABC ABC ； 0 1 0 1 0 0 1 1 0 0 L ABC ACD ABD ABC BC D BC D； 0 1 1 1 1 1 0 0 0 1 L A B ABC AC ； 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 4 1 1 0 0 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 L (AB BC) (BC AB) ； L (AB BC)(AC AC) ； L (A B C

11、 D)(A B C D)(A B C D) 。 解 L AB AB AB A AB A B L ABC AB C AB C(AB 1) AB C L A(B C) A(B C) ABC ABC ABC ABC AB AC ABC ABC A BC L ABC ACD ABD ABC BC D BCD BC AC D ABD BC BC AC D ABD BC ABD L A B ABC AC (AB)(A B C)(A C) AB(AB C) ABC L (AB BC) (BC AB) (A B)(B C)(B C)(A B) B(BC B C) BC L (AB BC)(AC AC) ABC

12、 ABC AC AC L (A B C D)(A B C D)(A B C D) L ABC D ABC D ABCD BC D ABD L (B C D)(A B D) B D AC 1.14 下列与项哪些是四变量逻辑函数f(A,B,C,D)的最小项？ ABC ； ABD ； ABCD ； ABCD。 解 是。 1.15 用卡诺图将下列逻辑函数化简为最简与-或式 L AB BC AC； L AB BC AC ； L (A B C D)(A B C D)(A B C D) ； L ABC B(CD D) ABCD ； L=(0,2,3,4,6) ； L=m(2,3,4,5,9)+ d(10,1

13、1,12,13) ； L=(0,1,2,3,4,6,8,9,10,11,12,14) 。 解 L AB BC AC B AC L AB BC AC AB AC B BC AC L ABCD ABCD ABC D L B C AD L ABC B(CD D) ABCD ABC ABCD ABD ABCD AC BCD 00 0 0 1 1 01 1 1 1 1 11 1 1 1 1 10 0 1 1 1 00 01 11 10 00 0 0 1 1 01 0 1 1 1 11 0 1 0 0 10 0 0 0 0 00 01 11 10 L B C AD L=(0,2,3,4,6) C AB L

14、=m(2,3,4,5,9)+ d(10,11,12,13) BC BC ABD L= (0,1,2,3,4,6,8,9,10,11,12,14) BD L AC BCD 1.16 判断如下 VHDL 的操作是否正确，如不正确，请改正。字符a和 b 的数据类 型是 BIT，c 是 INTEGER ，执行操作 c = a + b。 答 操作不正确，应把 a和 b 的数据类型改为 INTEGER 。 1.17 一个 VHDL 模块是否必须有一个实体和一个结构体？是否可以有多个实体和 结构体？简述它们的作用。 答 一个 VHDL 模块必须有一个实体，可以有一个或多个结构体。实体描述一个 设计单元的外部

15、接口以及连接信号的类型和方向；结构体描述设计单元内部的行为， 元件及连接关系，结构体定义出了实体的功能。 1.18 判断以下三种描述中哪两种的意义相同。 Statement a： z = not X and not Y ； Statement b： z = not (X or Y) ； Statement c： z = not X and Y ； 答 Statement a 和 Statement b 的意义相同，它们都是表示 Z X Y X+Y 。 第 2 章 习题解答 2.1 电路中的二极管均为理想二极管， 各二极管的状态 （导 通或截止）和输出电压 Vo 的大小分别为： D1 D2 D3

16、 VO 图题 2.1 解 D1、 D2和D 3全部处于截止状态。输出电压Vo为 0V。 2.2今有一个 3输入端与非门， 已知输入端 A、B输出端 F 的波形如图题 2.2所示， 问输入端 C 可以有下面（ 1）、（ 2）、（ 3）、（ 4）、（ 5）中的哪些波形？ 解 （1）、（2）、（3）、（5） 2.3 有一逻辑系统如图题 2.3 所示，它的输入波形如图中所示。假设门传输时间 可以忽视，问输出波形为（ 1）、（ 2）、（ 3）、（ 4）中的哪一种？ 解 设图中电路输入为 A，输出为 F，可求逻辑式为 F A A A A （A A） A 1 1 所以，输出波形为 （3） 。 2.4 若 T

17、TL 与非门的输入电压为 2.2V，确定该输入属于（ 1）逻辑 0；（ 2）逻辑 1；（ 3）输入位于过渡区，输出不确定，为禁止状态。 解 因为 TTL 与非门的 UIH 2.0V ，所以输入电压为 2.2V 时，属于 （2）逻辑 1。 2.5 若 TTL 与非门的输出电压为 2.2V，确定该输出属于（ 1）逻辑 0；（ 2）逻辑 1；（ 3）不确定的禁止状态。 解 因为 TTL 与非门的 UOH 2.4V ，所以输出电压为 2.2V 时，属于 （3）不确定的 禁止状态。 2.6 利用网络资源， 查找 7432和7421 IC 的数据手册， 说明分别是什么逻辑器件？ 内部分别有几个独立器件？

18、7421 是多少引脚的封装？是否有未使用的引脚？ 解 7432 是两输入或门， 片内有四个独立的或门，为双列直插14引脚封装，没有 未使用的引脚； 7421是四输入与门， 片内有两个独立的与门， 为双列直插 14 引脚封装， 没有未使用的引脚。 2.7 TTL 门电路电源电压一般为（ 1）12V；（2）6V；（ 3） 5V ；（ 4） -5V 。 解 (3) 5 V 。 2.8 某一标准 TTL 系列与非门的 0状态输出为 0.1V ，则该输出端所能承受的最大 噪声电压为（ 1）0.4V；（2）0.3V；（3）0.7V；（4）0.2V。并求 7400 的扇出数。 解 TTL 与非门的 U IL

19、max 0.8V ，故该输出端在该应用场合所能承受的噪声电压为 U N U ILmax UOL 0.7V 该逻辑门的噪声容限为 U N U ILmax U OLmax 7400 的扇出数为 I 16 10 ； NH 1.6 H NL OLmax I ILmax 0.8 0.4 0.4V I OHmax I IHmax 0.4 10； NO minNL,NH 10 0.04 O L H 2.9 画出图题 2.9 中异或门的输出波形。 解 如图解 2.9。 A B L 图解 2.9 2.10 图题 3.10 中， G1、G2是两个集电极开 路与非门，接成线与形式，每个门在输出低电平 时允许灌入的最

20、大电流为 IOLmax=13 mA ，输出高 电平时的输出电流 IOH25 A 。G3、G4、G5、G6 是四个 TTL 与非门，它们的输入低电平电流 IIL=1.6mA ，输入高电平电流 IIH50 A ，VCC=5V 。 试计算外接负载 RC的取值范围 RCmax及 RCmin。 解 RC 的选择应同时满足逻辑要求和电流 能力。当 OC 门线与信号为逻辑 0 时，不仅要求 输出低电平不超过 UOLmax ，而且还要考虑所有灌 入一个导通的 OC 门的电流不超过其允许电流 G (2) F 的波形如图解 2.11 所示。 试重新画出 F 的波形。 F A A 0.25s 0.25 s 图解 2

21、.11 图题 2.11 IOLmax=16mA ，输出为高电 2.12 74 系列与非门输出低电平时，最大允许的灌电流 平时的最大允许输出电流 IOHmax= 400A，测得某个门的输入低电平电流IIL=0.8mA ， 输入高电平电流 IIH=1.5A，此种与非门的扇出为多少？ 解 N min NL,NH min IOLmax , I OHmax I ILIIH 16 400 min , min10,10 10 1.6 40 注意：式中 IIL 和 IIH 应取该参数的最大值，而不能用实测值。 10 2.13 在图题 2.13 中，能实现给定逻辑功能 Y A 的电路是哪个？ 10k 图题 2.

22、13 解 能实现给定逻辑功能 2.14 设计一个发光二极管 若 VCC=5V ，当 LED 发亮时， 电路图。 Y A 的电路是 d。 (+V5V) 解 根据题意，可得电路如图解 2.14。 R VCC U F U OL ID 5 2.2 0.4 10 103 240 选用门电路的型号：由于电路输出为低电平时 LED 7404 决定限流电阻 R之值（取 UOL 0.4V ） 发光，要求所选门电路的 IOLmax ID 10mA ，可选 74系列 TTL 门 7404非门。 图解 2.14 2.15 分析图题 3.15 中各电路逻辑功能。 解 （a） 当 C0时， G1禁止，输出高阻抗 Z，对其

23、后的异或门相当于接逻辑1， 所以， F2 D 1 D 。而 G2使能，输出为 A ，所以， F1 A B AB AB A B； 当 C =1时，G1使能，G2禁止，所以， F2 A D A D；F1 1 B B 。 （b）三态门的输出端并接在一起，因此，应控制其使能端，使三态门全部禁止或 分时使能。使能信号控制下的功能输出与功能输入间的逻辑关系如表解2.15； 表解 2.15 C3 C2 C1 F3 0 0 0 Z 0 0 1 AB 0 1 0 BC 1 0 0 C 11 （ c）当 X = 0 时，经非门使输出端三态门的控制信号 EN 1 ，而上三态门 EN X 0 无效，输出为高阻，下三态

24、门 EN = 0 使能，因此， F4 AB 。 当 X = 1 时，输出端控制三态门的控制信号EN X 0无效，所以 F4 = Z。 2.16 在图题 2.16（a）、（b）所示电路中， 都是用 74 系列门电路驱动发光二极管， 若要求 vI为高电平时发光二极管 D 导通并发光，且发光二极管的导通电流为10mA， 试说明应选用哪一个电路？ (a) (b) 图题 2.16 解 应该使用（ a）电路，由于 TTL 逻辑门输出低电平时最大灌电流为16mA，而 TTL 逻辑门输出高电平时的最大拉电流为 400 A 。 2.17 参考 错误！未找到引用源。 确定： （ 1）单个 74HCTCMOS 门可

25、以驱动几个 74LSTTL 负载？ 2）单个 74LSTTL 门可以驱动几个 74HCTCMOS 负载？ 解 ( 1)74HCT CMOS 的电流参数为： I IH(max) =1 A ，IIL(max) =-1 A ，IOH(max) =-4mA ， IOL（max） =4mA ；74LSTTL 的电流参数为： I IH(max) =20 A ，IIL(max) =-400 A ，IOH(max) =-0.4mA ， IOL（max） =8mA 。假设均接单输入门，则 NL I OL (max) IIL (max) 0.4 10 NH IOH (max) I IH (max) 4 0.02

26、200 因此，单个 74HCTCMOS 门可以驱动 10 个 74LSTTL 负载。 NL I OL (max) I IL (max) 8 0.001 8000 12 NH I OH (max) IIH (max) 0.4 400 0.001 因此，单个 74LSTTL 门可以驱动 400 个 74HCTCMOS 负载 2.18参考 错误！未找到引用源。 ，试确定下面哪一种接口（驱动门到负载门）需 要接上拉电阻，为什么？上拉取值电阻应该注意什么？哪一种接口驱动会有问题？如 何解决？ （ 1） 74TTL 驱动 74ALSTTL （ 2） 74HC CMOS 驱动 74TTL （ 3） 74TT

27、L 驱动 74HC CMOS （ 4） 74LSTTL 驱动 74HCT CMOS （ 5） 74TTL 驱动 4000B CMOS （ 6） 4000B CMOS 驱动 74LSTTL 解 如果 CMOS 门电路的电源电压 VDD 等于 5 伏，根据 错误！未找到引用源。 中 TTL 和 CMOS 的极限参数可知， 要用 74TTL 系列电路驱动 74HC 系列 CMOS 门电路， TTL 带 CMOS 负载能力是非常强大的，而且 TTL 低电平输出也在 CMOS 输入认可的 低电平范围之内。但 74TTL 的输出高电平的最小值是 2.4V ，而 74HC CMOS 认可的输 入高电平最小值

28、是 3.5V ，因此，必须设法将 TTL 电路输出的高电平提升到 3.5V 以上。 最简单的解决办法是在 TTL 电路的输出端与 CMOS 门的电源之间接入上拉电阻 R，以 保证输出高电平被提至 VDD，R的选择与 OC 的外接电阻选择方法一样。一般接 10k 电阻就可以将 2.4V 拉升到接近 5V ，而且对 TTL 输出低电平时的灌电流 （ 5V/10k =0.5mA ）也不会太大。 因此，（ 3）、（ 4）和（ 5）应该需要接上拉电阻。 由错误！未找到引用源。 可见，如果用 74HC系列 CMOS 电路驱动 74TTL 电路， CMOS 的输出高低电平极限值完全在 TTL 输入电平范围之

29、内。但由于 74HC 输出低电 平的 IOL（max） =4mA ，74TTL 的输入低电平的 IIL（max） -1.6mA ，所以 74HC 最多可以带动 2个 TTL 标准系列门， CMOS 的带负载能力较差。 由错误！未找到引用源。 可见， 4000B低电平输出时还不足以驱动一个 TTL 逻辑 门，其实许多的 4000B 系列都存在低电压输出驱动电流不足的问题。有两个特殊的门 可以缓解这一问题，缓冲器 4050 和反相缓冲器 4049 是专门设计成能够提供高的输出 电流的 CMOS 器件，其 I OL（max） =4mA ， IOH（max）=-0.9mA ，用其中之一接在 4000B

30、 和TTL 门之间， 则足以驱动 2 个 74TTL 负载。也可以将同一封装内的 2 个 CMOS 门电路并联 使用，提高驱动负载能力。 2.19 设计一个与或非门的 VHDL 程序 解 参考程序如下 LIBRARY IEEE; 13 USE IEEE.std_logic_1164.ALL; ENTITY and_or_not IS PORT（ a, b, c, d：IN STD_LOGIC; z：OUT STD_LOGIC ）; END and_or_not ； ARCHITECTURbEe have OF and_or_not IS z B=IA=B=1、IAB 可以得到输出 L。电路见图

31、解 3.16(a)。 方法 2 用加法器实现电路设计 令 A3 A2A1 A0=N3N2N1N0、B3B2B1 B0= 0110，则从进位输出 CO 可以得到输出 L。电 路见图解 3.16(b) 。 A0 A1 A2 A3 B1YABYAB IA=B IA5 时，电路输出为 1，否则输 出为 0。 比较器； 加法器； MUX ； 3- 8 译码器。 解 根据题目要求写出逻辑真值表如表题3.19。 (1) 用 4 位比较器 74LS85 实现电路 令A3A2A1A0 = 0X2X1X0，B3B2B1B0 = 0101，则 YAB =L。 (2) 用 4 位加法器 74LS83 实现电路 令 A

32、3A2A1A0=0X2X1X0，B3B2B1B0=1010 ， 则 CO =L。 (3) 用输出为高电平有效的 8 选 1MUX74LS251 实现电路。 由于 8选1MUX 输出Lm(6,7)，可令 A2A1A0=X2X1X0、D6=D7=1、 D0D5=0 即可。 若用 4选 1MUX 74LS153 实现 将函数改写为： L m(6,7) X2X1X0 X2X1X0 ， 令 A1A0=X1X0， D3=D2=X2，D1=D0=0。 (4) 用输出为低电平有效的 3-8 线译码器 74LS138 实现 X3 X2 X1 X0 L 3 L2 L1 0 0 0 0 101 0 0 0 1 10

33、0 0 0 1 0 100 0 0 1 1 110 0 1 0 0 111 0 1 0 1 110 0 1 1 0 110 0 1 1 1 010 1 0 0 0 011 1 0 0 1 011 表题 3.20 由于 L m(6,7) m6 m7 ，可令 A2A1A0= X2X1X0，将对应的 m6、m7 输出接一双 输入与非门 7400 即可。 3.20 设计一个多输出组合逻辑电路，其输入为 8421 BCD 码，其输出定义为 (1) L1：检测到的输入数字能被 4 整除； (2) L2：检测到输入数字大于或等于3； (3) L3：检测到输入数字小于 7。 解 (1) 规定逻辑变量 将 84

34、21 BCD 码作为输入，用 X3X2X1X0 表示，设逻辑电 路输出 L 满足检测条件为 1，不满足检测条件为 0。 24 (2) 分析电路的逻辑功能 根据题目写出真值表见表题 3.20。 将 L1、L2、L3 的逻辑表达式分别写出： L1m(0,4,8) L2m(3,4,5,6,7,8,9) L3m(0,1,2,3,4,5,6) (3) 选择 MSI 完成设计 本题为多输入多输出逻辑电路，选择译码器实现最为简单。根据输入变量的个数， 需选择 1 个 4-16 线译码器 74LS154、1 个 4输入与非 门 74LS20 和 2个 8 输入与非门 74LS30 即可实现设计要求(图略)。

35、3.21 某建筑物的自动电梯系统有五个电梯，其中三个是主电梯，两个备用电梯。 当上下人员拥挤，主电梯全被占用时，才允许使用备用电梯。现需设计一个监控主电 梯的逻辑电路， 当任何两个主电梯运行时， 产生一个信号 (L1)，通知备用电梯准备运行； 当三个主电梯都在运行时，则产生另一个信号(L2)，使备用电梯主电源接通，处于可运 行状态。 解 (1) 设逻辑变量并赋值。 设主电梯为 C、B、 A，运行时为 1，不运行时为 0；备用 电梯准备运行或电源接通时， L1或 L2 为 1，否则为 0。 (2) 列逻辑真值表 由题意列逻辑真值表见表解 3.21。 (3) 设计电路 注意到逻辑函数 L1刚好是全

36、加器 CI 端输出的逻辑函数式， 逻辑函数 L2可由 3 输入与门实现。 因此本题用 1 个全加器和一 个 3 输入与门电路实现最为简洁，逻辑电路图见图解3.21 。 用 8 选 1 MUX 或 3-8 译码器和 1 个与非门也能实现本题 的 L1，但显然比较复杂。 CBA L1 L2 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 10 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 1 1 表解 3.21 A B C L2 图解 3.21 25 并分析它实 3.22 阅读下面的 VHDL 程序， 说明结构体是行为描述还是结构描述， 现的逻辑功能。 ENT

37、ITY counter IS PORT ( clk : IN BIT; up_down : INBIT; ld : IN BIT; D : IN INTEGER RANGE 0 TO 255; Q : OUT INTEGER RANGE 0 TO 255 ); END counter; ARCHITECTURE a OF counter IS BEGIN PROCESS (clk) VARIABLE cnt : INTEGER RANGE 0 TO 255; VARIABLE direction : INTEGER; BEGIN IF (up_down = 1) THEN direction

38、:= 1; ELSE direction := -1; END IF; IF (clkEVENT AND clk = 1) THEN IF ld = 0 THEN cnt := d; ELSE cnt := cnt + direction; END IF; END IF; Q = cnt; END PROCESS; END a; 解 这部分 VHDL 程序结构体是行为描述，实现了 3.23 分析下面的 VHDL 程序，说明电路的功能并画出逻辑电路图。 LIBRARY ieee ； 26 USE ieee.std_logic_1164.all ； ENTITY alarm IS PORT( sm

39、oke, door, water ： IN STA_LOGIC ； alarm_en ： IN STA_LOGIC ； fire_alarm, burg_alarm, water_alarm ： OUT STA_LOGIC ) ； END alarm ； ARCHITECTURE alarm_arc OF alarm IS SIGNAL i1, i2, i3 ： BIT ； COMPONENT nor2 PORT (x，y：in Bit ； z： OUT BIT )； END COMPONENT; COMPONENT INV PORT (X：IN BIT ；z： OUT BIT )； END COMPONENT; BEGIN U0： INV PORT MAP (water ，I1）； U1： INV PORT MAP (smoke ，I2）； U2： INV PORT MAP (door ， I3)； U3： NOR