基于VHDL万年历的设计说明

1、EDA 技术实用教程基 于 VHDL 的 万 年 历 设 计（实验报告）学校：苏州大学院部：电子信息学院年级：2010 级专业：通信工程姓名：王国盛2012 年 12 月 28 日前言本设计为实现一个多功能的万年历，具有年、月、日、时、分、秒计时并显示的功能， 顾名思义，其满量程计时为一万年；具有校对功能，能够对初始的时间进行人为的设定。本设计采用 EDA 技术， 以硬件描述语言 VHDL 为系统逻辑描述手段设计具有万年历 功能的硬件电路，在 QuartusII 软件设计环境下，采用自顶向下的设计思路，分别对各个 基础模块进行创建，通过各个基础模块的组合和连接来构建上层原理图，完成基于 VHD

2、L 万年历设计。系统目标芯片采用 EP1K30TC144-3 ，由时钟模块、控制模块、计时模块、数据译码 模块、显示模块组成。经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，将硬 件编写程序下载到试验箱上， 选择模式 3 进行功能验证。 本系统能够完成年、 月、日和时、 分、秒的分别显示，由按键输入进行万年历的校时功能。目录1 实验概述 41.1 EDA 技术 41.2 QuartusII 的使用 41.3 模块化设计 41.4 分析、解决问题 42 实验内容与要求 52.1 实验内容 52.1 实验说明 52.3 实验要求 63 实验原理 73.1 设计思想 73.2 设计原理图 83

3、.3 工作工程 94 实验结果 104.1VHDL 程序与仿真 104.1.1 秒和分模块 104.1.2 小时模块 114.1.3 日(天)模块 124.1.4 月份模块 154.1.5 年模块 174.1.6 校时模块 194.1.7 显示模式切换模块 214.2 顶层设计与仿真 234.3 下载与验证 254.3.1 电路结构选择 254.3.2 端口配置 264.3.3 实际电路验证 295 实验小结 30参考文献 311 、实验概述1.1 EDA 技术EDA (Electronic Design Automation)，即电子设计自动化，是指利用计算机完成电子系统的设计。它的主要特征

4、及核心是“自顶向下”的设计方法，这种设计方法首先从系统设计入手，在顶层进行功能方框图的划分和结构设计。在方框图一级进行仿真、纠 错，并用硬件描述语言对高层次的系统行为进行描述，在系统一级进行验证。然后用综合 优化工具生成具体门电路的网表。由于设计的主要仿真和调试过程是在高层次上完成的， 这不仅有利于早期发现结构设计上的错误，避免设计工作的浪费，而且也减少了逻辑功能 仿真的工作量，提高了设计的一次成功率。1.2 QuartusII 的使用通过实验，熟悉并掌握 QuartusII 软件的使用，熟悉该软件工具的环境。除了学习 利用 VHDL 语言编写程序实现硬件电路以外， 还要熟练的使用原理图输入的

5、方法进行硬件 设计，具体是对每个模块形成一个功能元件，通过元件的连接来实现系统的功能，而不是 通过 VHDL 语言的元件例化程序来完成，不仅提高了效率，而且思想原理也更加的清晰。1.3 模块化设计掌握年、月、日、时、分、秒以及控制部分的各功能模块程序设计的原理，进而理解 万年历的设计原理，学习并理解模块化设计的方法与思想。 用 VHDL 语言编写各模块程序， 进一步了解和掌握各个程序语言，知道编程中的注意事项，提高编程的熟练程度。1.4 分析、解决问题 通过本实验设计，理论联系实际，巩固所学理论知识，并且提高自己通过所学理论 分析、解决实际问题的能力。进一步加深对 VHDL 设计的了解与认识，

6、体会 EDA 的巨大 作用，了解进行硬件系统设计的整个流程，对生活工作中的电气设备有了更深一层次的了 解，对电气工程专业有了更多兴趣。2 、实验内容与要求2.1 实验内容设计具有如下功能的万年历：1 ）能进行正常的年、月、日和时、分、秒的日期和时间计时功能，按键 KEY1 用来 进行模式切换，当 KEY1=1 时，显示年、月、日；当 KEY1=0 时，显示时、分、 秒。2 ）能利用实验系统上的按键实现年、月、日和时、分、秒的校对功能。3）用层次化设计方法设计该电路，编写各个功能模块的程序。4 ）仿真报时功能，通过观察有关波形确认电路设计是否正确。5 ）完成电路设计后，用实验系统下载验证设计的正

7、确性。2.2 实验说明 万年历的设计思路与多功能时钟的设计思路相似。多功能时钟的各功能模块及相互之 间的连接如下图 1 所示图 1 多功能时钟系统原理框图年、月、日和时、分、秒的显示格式如图 2 所示。年、月、日同时显示，时、分、秒同时显示，通过显示模式切换来分别显示年/ 时月 / 分日 / 秒图 2 万年历显示格式2.3 实验报告要求1 ）分析系统的工作原理。2 ）画出顶层原理图，写出顶层文件源程序3）写出各功能模块的源程序。4 ）仿真各功能模块，画出仿真波形。5 ）书写实验报告应结构合理，层次分明3 、实验原理3.1 设计思想按照模块化的设计思想，要实现万年历的基础功能，必定要包含年、月、

8、日和时、分、秒的功能模块，其中秒和分可以用六十进制计数器来实现，时用二十四进制计数器实现， 月用十二进制计数器来实现，年的低两位和高两位都是一百进制计数器，比较特殊的是天 的计数器，因为它有四种情况，大月三十一天，小月三十天，平年二月二十八天，闰年二 月有二十九天，所以年和月的模块对天的计数都有影响，需要从年和月的输出端引出控制 信号来控制天的计数。 同时每个计数器都有显示输出端和进位输出端， 同时低级别 （如秒） 的进位输出要给较高级别 （如分）的时钟输入端， 以此类推， 采用串行工作方式进行连接。 从而完成了基础的计时和显示的功能。再按照由基础功能到增强功能的设计思路，要实现校时功能，要在

9、之前电路的基础之 上增加一个校时控制模块，增加两个按键来实现控制，按键 1 来选择校对哪一个模块，按 键 2 选择校对到何值检测到按键 2 的一个上升沿，对应的计数器加 1。除此之外还需 要有显示模式的切换的功能，需要增加一个模式切换的控制模块，通过增加一个按键 3 来 实现控制，是显示年月日还是时分秒。3.2 实验原理图万年历时分秒部分的原理图如下图所示，年月日部分与之同理，通过控制可以进行切换图 3 万年历实验原理图图 4 万年历实验结构框图图 5 万年历实验结构局部图原理图说明：如图 4、5 所示， K1 键是选择万年历工作的模式， K2 键提供上升沿（时钟功能）来 使各计数模块加一，从

10、而实现校时的功能。 LED 灯起指示作用。模式 0 ：正常计时显示 -K1 不按， LED1 到 LED5 都不亮模式 1 ：调整分增加 -K1 按下一次， LED1 亮其余四个不亮模式 2 ：调整时增加 - K1 按下两次， LED2 亮其余四个不亮模式 3 ：调整日增加 - K1 按下三次， LED3 亮其余四个不亮模式 4 ：调整月增加 - K1 按下四次， LED4 亮其余四个不亮模式 5 ：调整年增加 - K1 按下五次， LED5 亮其余四个不亮CLK 是外部 1Hz 输入时钟，作为秒的时钟输入，驱动整个万年历工作运行K3 键是显示模式的选择，显示时分秒时， LEDSHUCHUMO

11、SHI 指示灯亮，显示 年月日时， LEDSHUCHUMOSHI 指示灯灭。3.3 工作过程当 1Hz 时钟信号从 CLK 输入端输入时， K1,K2,K3 都没有按下时，系统从零（闰年） 开始处于正常的计时模式， 显示时分秒部分， LEDSHUCHUMOSHI 指示灯亮。 低位计满 归零并且向高位进 1 ，如果月份是二月，则天计满 29 就向月进 1。如果按下按键 3， LEDSHUCHUMOSHI 指示灯不亮，显示年月日部分。如果此时按一下按键 1，那么万年 历停止计时， 工作于模式 1 ，再通过按键 2 对分进行校时， 通过同样的方法可以对时、 日、 月、年进行校时。当校时完毕，需要万年

12、历重新计时工作时，通过按下键 1 使 LED1 到 LED5 都不亮时，系统工作与正常计时模式。4 、实验结果4.1VHDL 程序与仿真4.1.1 秒与分模块 秒与分模块为六十进制的计数器 源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT60 ISPORT(CLK:IN STD_LOGIC;Q1,Q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT60;ARCHITECTURE ONE OF CN

13、T60 ISSIGNAL Q11,Q22:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THENQ11=Q11+1;IF Q11=9 THEN Q110);Q22=Q22+1;END IF;IF Q22=5 AND Q11=9 THENQ22=0000;Q11=0000;COUT=1;ELSE COUT=0;END IF;END IF;END PROCESS;Q1=Q11;Q2=Q22;END;仿真结果：图 6 60 进制计数器仿真图如上图所示当 Q1、Q2 计满 60 时， Q1 、Q2 都归

14、零同时有一个进位输出脉冲，完成了六 十进制计数器的功能，设计正确。4.1.2 小时模块时模块为 24 进制计数器。源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT24 ISPORT(CLK:IN STD_LOGIC;Q1,Q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT24;ARCHITECTURE ONE OF CNT24 ISSIGNAL Q11,Q22:STD_LOGIC_VECTOR(

15、3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THENQ11=Q11+1;IF Q11=9 THEN Q110);Q22=Q22+1;END IF;IF Q22=2 AND Q11=3 THENQ22=0000;Q11=0000;COUT=1;ELSE COUT=0;END IF;END IF;END PROCESS;Q1=Q11;Q2=Q22;END;仿真结果：如上图所示当 Q1、Q2 计满 24 时，Q1 、Q2 都归零同时有一个进位输出脉冲，完成了六十进制计数器的功能，设计正确。4.1.3 日(天)模块日模块有四种情况，大

16、月为 31 进制计数器，小月为 30 进制计数器，平年二月为 28 进制 计数器，闰年二月为 29 进制计数器， 需要有一个二位判断输入信号来进行进制数的选择。 源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DAY ISPORT( PANDUAN :IN STD_LOGIC_VECTOR(1 DOWNTO 0);-两位判断输入信号CLK :IN STD_LOGIC;CQ1 :OUT STD_LOGIC_VECTOR (3 DOWNTO 0);CQ2 :OUT STD_LOG

17、IC_VECTOR (3 DOWNTO 0);COUT :OUT STD_LOGIC);END;ARCHITECTURE ONE OF DAY ISSIGNAL CQ3,CQ4:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL PAN:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINPROCESS(CLK,PANDUAN)BEGIN-上升沿IF CLKEVENT AND CLK=1 THENCQ3=CQ3+1;IF CQ3=9 THEN CQ30);CQ4=CQ4+1;END IF;PANIF CQ3=0001 AND CQ4=001131 进THEN

18、 CQ3=0001;CQ4=0000;COUT=1;ELSE COUTIF CQ3=0000 AND CQ4=0011 为 30 进THEN CQ3=0001;CQ4=0000;COUT=1;-判断信号为 00 时为- 制计数器- 判断信号为 01 时- 制计数器ELSE COUTIF CQ3=1000 AND CQ4=0010 为 28 进THEN CQ3=0001;CQ4=0000;COUT=1;ELSE COUTIF CQ3=1001 AND CQ4=001029 进THEN CQ3=0001;CQ4=0000;COUT=1;ELSE COUTNULL;END CASE;END IF;C

19、Q1=CQ3;CQ2=CQ4;END PROCESS;END;- 判断信号为 10 时- 制计数器-判断信号为 11 时为- 制计数器仿真结果：图 9 判断信号为 01 时天模块仿真图图 10 判断信号为 10 时天模块仿真图图 11 判断信号为 11 时天模块仿真图如图 8、9、10 、11 所示，仿真结果与设计要求一致，日模块的设计正确4.1.4 月模块月模块为 12 进制计数器，同时其需要为天提供判断信号输出，其与天的判断输入信号相一致。由于二月的判断信号输出要受到平年和闰年的影响，平年时判断信号是10 ，闰年时判断信号为 11 ，所以它要有接收来之年模块的判断平年闰年的输出信号( ru

20、n=0 时表平年， run=1 时表闰年)。源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MONTH ISport(clk :IN STD_LOGIC;run :IN STD_LOGIC;cout :OUT STD_LOGIC;pan:OUT STD_LOGIC_VECTOR(1 DOWNTO 0);cq1,cq2 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END ;ARCHITECTURE behav OF MONTH ISsignal cq3,

21、cq4: STD_LOGIC_VECTOR (3 DOWNTO 0);signalcq5: STD_LOGIC_VECTOR (7 DOWNTO 0);BEGINPROCESS(clk)BEGINIF clkEVENT and clk=1 THENcq3=cq3+1;IF cq3=9 THENcq4=cq4+1;cq3=0000; END IF;IF cq3=2 and cq4=1 THEN cq3=0001;cq4=0000;cout=1;ELSE cout=0;END IF;END IF; - 十二进制计数器 cq5panif run=1 then pan=11;else panpanpa

22、npanpanpanpanpanpanpanpanNULL;END CASE;cq1=cq3;cq2=cq4;END PROCESS;END;仿真结果：图 12 平年（ run=0 ）时月模块仿真图如图 12 、13 所示月模块为 12 进制计数器，并且 1、3、5、7、8、10 、12 月（大 月）判断信号为 00,4 、6、9 平年（ run=0 ）2月的判断输出信号为、 11 月（小月）判断 信号为 01 ，平年（ run=0 ）2 月的判断输出信号为 10 ，闰年（ run=1 ）2 月的判断输出 信号为 11 ，与天模块的判断输入信号相一致，符合设计要求，模块的设计正确。4.1.5

23、年模块年的高两位和低两位都为一百进制计数器，功能基本相同，不同的是低两位模块有闰 年判断输出信号，要传送给月份模块，计满四次就产生一个闰年输出信号，因为闰年数值是 4 的整倍数。源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY YEAR ISPORT(CLK:IN STD_LOGIC;Y1,Y2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);RUN,COUT:OUT STD_LOGIC);END YEAR;ARCHITECTURE ONE OF YEAR I

24、SSIGNAL Q1,Q2,Q3:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THENQ1=Q1+1;IF Q1=9 THEN Q10);Q2=Q2+1;END IF;IF Q2=9 AND Q1=9 THENQ2=0000;Q1=0000;COUT=1;ELSE COUT=0;END IF;END IF;END PROCESS;PROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THEN Q3=Q3+1;IF Q3=3 THEN Q30);RUN=1;ELSE RU

25、N =0;END IF;END IF;Y1=Q1;Y2=Q2;END PROCESS;END;仿真结果：图 14 低两位年模块仿真图如图 14 所示，低两位年模块为 100 进制计数器当 T2、T1 表示的数为 4 的整数倍时，判断闰年输出信号就为高电平，与月模块的判断闰年输入信号相一致。符合设计的要求， 设计正确。4.1.6 校时模块如原理图的说明部分所述，校时模块进行工作模式的选择，输入端设有控制按键K1 ，K2 。K1 进行模式的选择， K2 的功能如同手动时钟脉冲，进行调时设置源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.S

26、TD_LOGIC_UNSIGNED.ALL;ENTITY JIAODUI ISPORT( K1,K2 :IN STD_LOGIC;MI,FI,SI,TI,YI:IN STD_LOGIC;FO,SO,TL,YO,NO :OUT STD_LOGIC;L1,L2,L3,L4,L5 :OUT STD_LOGIC);END;ARCHITECTURE BEHAV OF JIAODUI ISSIGNAL A: STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS(K1,K2)BEGINIF K1EVENT AND K1=1 THENA=A+1;IF A=5 THENAFO=M

27、I;SO=FI;TL=SI;YO=TI;NO=YI;L1=0;L2=0;L3=0;L4=0;L5FO=K2;SO=0;TL=0;YO=0;NO=0;L1=1;L2=0;L3=0;L4=0;L5FO=0;SO=K2;TL=0;YO=0;NO=0;L1=0;L2=1;L3=0;L4=0;L5FO=0;SO=0;TL=K2;YO=0;NO=0;L1=0;L2=0;L3=1;L4=0;L5FO=0;SO=0;TL=0;YO=K2;NO=0;L1=0;L2=0;L3=0;L4=1;L5FO=0;SO=0;TL=0;YO=0;NO=K2;L1=0;L2=0;L3=0;L4=0;L5NULL;END CAS

28、E;END PROCESS;END;仿真结果：图 15 校时模块仿真图图 16 校时模块仿真图如图 15 、16 ，按键 K1 ，K2 能够完成万年历工作模式的选择与调时校对的功能，满 足系统的设计要求，设计正确。4.1.7 显示模式切换模块 显示模式切换模块完成显示年月日和显示时分秒的相互切换，设置一个按键 K3 对其 进行控制，通过检测按键的上升沿，对显示模式进行轮流切换。源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CONTROL ISPORT(SL,SH,FL,FH

29、,HL,HH,DL,DH,ML,MH,YL,YH,Y1L,Y1H:INSTD_LOGIC_VECTOR(3 DOWNTO 0);K1:IN STD_LOGIC;led:OUT STD_LOGIC;Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END CONTROL;ARCHITECTURE ONE OF CONTROL ISSIGNAL W:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINPROCESS(K1)BEGINIF K1EVENT AND K1=1 THEN W=W+1;IF W=2 THEN W

30、Q8=Y1H;Q7=Y1L;Q6=YH;Q5=YL;Q4=MH;Q3=ML;Q2=DH;Q1=DL;ledQ8=0000;Q7=0000;Q6=HH;Q5=HL;Q4=FH;Q3=FL;Q2=SH;Q1=SL;l edNULL;END CASE;END PROCESS;END;仿真结果：如图 16 所示，当按键 K1 没有按下时 Q1 到 Q6 显示的是年月日部分， 此时的指示灯LED 为零（不亮），当按键 K1 按下一次，检测到一次上升沿， Q1 到 Q6 显示的是时分 秒部分，此时的指示灯 LED 为 1（亮），当 K1 键再次按下时， 上升沿一到， 显示年月日， 这样通过按键 K1 可以

31、实现显示模式的切换。设计符合系统的要求，设计正确图 17 显示模块仿真图4.2 顶层设计与仿真顶层设计采样原理图输入方法， 用以上的各模块的 VHDL 源程序分别生成元器件， 在 此基础上用“导线”对元器件进行连接，搭建原理图，完成系统的顶层设计，而不是利用 元件例化程序去设计。对于较为复杂的系统而言，采用原理图输入的设计方法思路更加清 晰，设计更加直观。顶层原理图的设计框架如图 4 所示，有年、月、日、时、分、秒计时模块，调时校对 模块，显示模式切换模块，并且由以上讨论知万年历一共有六种工作模式。仿真结果：如图 18 所示，此时万年历工作于模式 0 ，属于正常的计时状态，当低位计满时向高位进

32、 1，通过键 K3, 可以对显示模式进行切换，从显示时分秒转换到显示年月日，正确的 实现了系统的计时功能图 18 万年历仿真图图 19 万年历仿真图图 20 万年历仿真图如图 19 、20 所示，通过按键 K1 可以进行工作模式的选择，按键 K2 进行数值的校对 设定，按键 K3 进行显示模式的切换，与设计的要求相符合。综上所述，整个系统设计正 确，万年历能够正确的实现功能。4. 下载验证4.3.1 电路结构选择 程序、原理图仿真正确后，下一步通过把顶层原理图输入的设计程序下载到试验箱中 的实际芯片中，完成硬件电路的设计搭建并验证其功能。输入的顶层原理图如图 4 所示。目标芯片选择 EP1K3

33、0TC144-3 ，实验箱中的电路结构选择模式 NO.3 ，如图 21 所示，其本身附带了显示译码的功能，无需在程序、原理图中设计七段显示译码的模块就可以在数码管中进行显示，同时配置有 8 个按键输入端3实实实实实实实实实实实实实实实实实实实实实实实实PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32REKAEPD8PIO15D7PIO14D6PIO13D5PIO12D4PIO11D3PIO10D2PIO9D1PIO8PIO39-PIO36PIO43-PIO40PIO47-PIO44FPGA/CPLD实实实实PIO15-PIO8PIO

34、7PIO6PIO5PIO4PIO3PIO2D16 D15 D14 D13 D12 D11 D10PIO1PIO0实8实7实6实5实4实3图 21 实验电路结构图 No.3实2实1实实实实实实实NO.34.3.2 端口配置将顶层原理图中输入输出端引脚与试验箱中的输入输出引脚进行匹配，才可以进行下载验证。表 1 GW48CK/GK/EK/PK2 系统万能接插口与结构图信号 / 与芯片引脚对照表上名 图号 构信 结的CC 1 0 848- W48 K20 QCK3 0T 4G 1C 4脚号引引脚名 称号 脚 引称 名 脚 引号 脚 引称 名 脚 引脚号 引号称 名 脚 引0O7O220O80O10O

35、1OP8O5221O91O21O2OP9O6222O012O32O3O1O1323O23O43O4OP2O2304O34O54O5OP3O2325O715O65O6OP4O3326O86O76O7OP5O2347O97O017O8OP71O5328O208O19OP8O6329O219O32F1 RE B01OP2O2301O2201O3301O11 O P25O8321O231O341O21 O P26O9322O262O352O31 O P2O231O231O3631O41 O P28O34O284O34O51 O P29O45O295O385O61 O P30O76O306O396O71

36、 O P31O87O317O07O81 O P36O98O328O148O91 O P3O019O339O29OO238O1O236O247O212 O P39O3O213O218O2122O0O622O3822O922O32O14O7132O3932O5032OO24O8O214O251O252O5O2052O252O5252O62O311O13162O6562O662O72 O P4O331O26O268O282O5O34182O6882O6982O92O6O53192O6992O092OO309O631O300O3071O3013 O P02O831O312O312O3123O21O31

37、23O323O323O33O22O65133O833O433OO3452O51O349O345O3453O621O6153O8053O653OPIO36127I/O161I/O3681I/O3677I/O36PIO37128I/O163I/O3782I/O3778I/O37PIO38131I/O164I/O3883I/O3883I/O38PIO39132I/O166I/O3986I/O3984I/O39PIO40133I/O169I/O4087I/O4085I/O40PIO41134I/O170I/O4188I/O4196I/O41PIO42135I/O171I/O4289I/O4297I/O

38、42PIO43136I/O172I/O4390I/O4398I/O43PIO44139I/O173I/O4491I/O4499I/O44PIO45140I/O174I/O4592I/O45103I/O45PIO46141I/O178I/O4695I/O46105I/O46PIO47142I/O180I/O4796I/O47106I/O47PIO48143I/O182I/O4897I/O48107I/O48PIO49144I/O183I/O4998I/O49108I/O49PIO60202PIO60223PIO60137PIO60131PIO60PIO61203PIO61222PIO61138P

39、IO61132PIO61PIO62204PIO62221PIO62140PIO62133PIO62PIO63205PIO63220PIO63141PIO63134PIO63PIO64206PIO64219PIO64142PIO64139PIO64PIO65207PIO65217PIO65143PIO65140PIO65PIO66208PIO66216PIO66144PIO66141PIO66PIO6710PIO67215PIO677PIO67142PIO67PIO6899PIO68197PIO68119PIO68122PIO68PIO69100PIO69198PIO69118PIO69121PIO69PIO70101PIO70200PIO70117PIO70120PIO70PIO71102PIO71201PIO71116PIO71119PIO71PIO72103PIO72202PIO72114PIO72114PIO72PIO73104PIO73203PIO73113PIO73113PIO73PIO74111PIO74204PIO74112PIO74112PIO74P