研发≤65nm工艺的最新进展

1、研发 65nm工艺的最新进展缪彩琴 1 翁寿松 2(1无锡机电高等职业技术学校， 214028；2 无锡市罗特电子有限公司， 214002)摘要：本文介绍了当前世界顶级半导体公司、材料公司、设备公司和微 电子科研中心研发 65nm、 45nm、32nm和 5nm 工艺的最新进展和成果。关键词 ：65nm 工艺 45nm 工艺 32nm 工艺 5nm 工艺1 前言2003 年底世界出台了最新版本的半导体工业技术发展蓝图 (1TRS2003)， 见表 1。表中 hp是指 IC 中的第一层金属线尺寸的半间距。 ITRS2003要 求2004年实现 hp90nm，这意味着 2004年全球 IC 制造将

2、全面步人纳米 尺度(100nm01nm)范围。事实上， 2003 年下半年起英特尔等世界顶 级半导体公司已采用 90nm工艺量产 IC 产品，比 ITRS2003的要求提前 了一年。 90nm工艺对 IC 制造来说是一个里程碑，这是向 65nm工艺进 军的起跑点，这是验证摩尔定律继续有效的重要证据。 ITRS2003 要求 2007年实现 hp65nm；2010年实现 hp45nm；2013年实现 32nm；2016 年 实现 hp22nm。为此，世界大牌半导体公司正在紧锣密鼓研制和开发 65nm 工艺，如美国的英特尔、 IBM 、飞思卡尔、 TI 、AMD ；日本的东芝、索 尼、NEC、富士

3、通；欧洲的飞利浦、意法半导体、英飞凌、比利时 IMEC 微电子中心； 亚洲的三星电子、 台积电、特许等半导体公司。 研发65nm 工艺需要投入巨额资金和汇集众多科研人员，往往一个公司深感力量单 薄，渴望走合作、联合之路，共同研制，共享成果。财大气粗的英特尔 喜欢独来独往，自己独家研制 65nm工艺。大多数半导体公司采取强强 联手的办法，共同研制 65nm工艺。美国和日本在半导体工艺方面竞争 由来已久， 自 1993年至今美国在亚微米、 深亚微米工艺竞争中战胜了日 本，尤其在微处理器、微控制器、标准逻辑器件、闪存、 PLD 和模拟器 件等领域，美国再次登上世界半导体市场的头把交椅，英特尔成为全球

4、 最大的半导体公司。日本不甘心失去世界半导体市场的冠军宝座，在近 10年，日本在纳米工艺领域向美国提出了挑战，从本文所介绍的研制 465nm工艺的进展和成果来看，日本在半导体纳米工艺的不少方面领先 于美国，两国关于纳米工艺的竞争正处于白热化。2 65nm 工艺(1) IBM 、英飞凌和特许于 2003年7月达成一项关于共同开发 65nm45nm 芯片制造技术的联合协议。该项合作的基础是基于各家公司的优势，如 IBM 领先的芯片制造工艺、英飞凌的低功耗芯片技术和特许的通用封装 工艺，整个开发工作在 IBM 纽约州 EastFishkill300innl 晶圆厂的尖端半导 体科技中心 (ASTC3

5、00)进行，集中三个公司的 200 名科技人员。(2) 英特尔研制成功 65nm工艺的全功能 4MSRAM( 静态随机存储器 )，晶 胞尺寸仅为 057mm2，预计于 2005年在 300mm 晶圆生产线上量产。 该 65nm 工艺融合高性能、低功耗晶体管、第二代英特尔应变硅、高速 铜互连及低 K 电介质材料。高性能晶体管的栅长仅为 35nm，当前最先进 晶体管的栅长为 50nm。英特尔第二代应变硅 (Strained Silicon)可提供更高 的驱动电流与更快的晶体管速度， 而制造成本仅提升 2。采用 8 层铜互 连和新型低 K 电介质材料，提高了芯片中的信号速度和降低了芯片功耗。 该公司

6、披露从采用 90nm 工艺量产到采用 65nm 工艺量产只用 20 个月的 时间。(3) TI 在 2004 年夏威夷召开的 VLSI 技术会议上发表两篇论文，宣称将 65nm工艺用于高密度嵌人式 SRAM ，一个单元的 6 只晶体管只占小于 05m2尺寸， 150万门电路只占 1mm2的空间。这种嵌入式 SRAM 还 采用应变硅技术，能使晶体管性能 (如驱动电流 )提高 35。(4) 美国应用材料、 Cadence和佳能合作的 X Initiative 中心于 2004 年在美 国加州 SantaClare召开的 SPIE光刻会议上表示， 将采用“对角线”(450布 线 )金属化和 65nm

7、 工艺制造芯片。整个工作在应用材料加州 Sunnyvale 的 Maydan 技术中心进行。 经互连测试芯片论证面向先进 Cu 低 K 芯片 的X 结构设计采用现有工艺技术的可制造性。 Cadence提供测试结构设 计和芯片验证工具，佳能提供 197nmArF 光刻机，应用材料提供 300mm 晶圆多层 Cu低 K 互连技术。(5) 应用材料将于 2007年推出 K3的Black Diamond低 K电介质材料， 以用于 65nm 工艺。(6) 科天(KLA-Tencor)推出用于 65nm工艺的表面检测系统的 SurfseanSP2，它能在绝缘层上覆硅、应变硅、应变型绝缘层上覆硅等表 面检测

8、出 30nm的微小缺陷，它的测试速度比原来 Surfsean SPI DLS提高 5倍。(7) 东芝宣布在 2007年采用 55nm 工艺量产 NAND 闪存。该公司于 2004 年3季度推出 16Gb NAND 闪存，在一个封装中含 4个4Gb裸片。该公 司将于 2005年上半年采用 200mm 晶圆、 70nm工艺量产 NAND 闪存， 2006上半年采用 300mm 晶圆、70nm工艺量产 NAND 闪存， 2007年初采用 300mm晶圆、 55nm 工艺量 产 NADN 闪存。(8) 据日本电子材料 2003年 8期报道，东芝采用 65nmCMOS工艺研 制成功世界最低功耗晶体管，栅

9、长 50nm。它采用氮化铪 (Hfsion) 作为高 K 栅电介质层，控制了 Si 衬底的界面反应，确保界面稳定性。高 K 栅电 介质层采用等离子体氮化技术由 Hfsion 材料形成，与 Si02 层相比，栅漏 电流降低至其 11000水平， Hfsion可耐 1050高温。这种晶体管计划 2005量产。(9) 东芝与索尼于 2003年在东京宣布，继 2001年共同发表 90nmLSI 技术 之后，再度联手发表 65nmLSI 技术论文。该技术是采用 65nm 工艺开发 DRAM 混载 CMOS(SOC)技术，它集世界上转换适度最快的高性能器件、 世界体积最小的混载 DRAM 器件和世界上体积

10、最小的混载 SRAM 器件 于一身，率先确立在单块芯片上同时容纳高性能微处理器和大容量存储 器的技术。这套 65nm工艺包括 30nm高性能晶体管、混载 DRAM 、混 载 SRAM 和多层互连技术等 4 个重要部分。采用这套 65nm 工艺可量产 未来手机、车载网络系统、 宽带 PC网络设备用 LSI 芯片。这两家公司曾 采用 65nm 工艺设计出 TI 世界尺寸最小的可嵌入式 DRAM ，在单一芯片 上内存容量可达 256Mbit 以上。这两家公司于 2001年 5月开始结盟合作， 2002年 9月研制出 90nm工艺， 2002年 4 月开始研制 65 工艺，联合研 制为期 3年，共投入

11、 50亿日元(折合 12亿美元)的科研经费。目前索尼、 东芝正与 SCE(Sony Computer Entertainment及) IBM 合作开发 SOI 衬底的 65nm工艺，量产 “Cell微”处理器。目前在东芝大分厂、 SCE长畸厂引进 生产设备， 2005 年正式试产。(10) NEC于 2004年宣称开发出 65nm工艺的多层 (multi Leve)Cu低 K 互连技术。通过改进互进架构和电介质材料， 将有效介电常数减小到 30。 它与传统架构相比，芯片功耗减少 15，信号速度提高 24。该公司采 用双镶嵌 (DD ：DualDamascene)结构，由于减少了低 K 电介质层

12、的数量， 与单镶嵌结构相比，共寄生电容减少 10。 采用多孔渗水低 K 薄膜和 线性电介质，又使功耗减少 5。(11) 日本 Asuka计划主要研究 65nm工艺，在日本筑波 “超级净化室 ”进行。 2004年日本半导体行业宣布投资 100亿日元(折合 9亿美元)的研发计划， 在 2006 年 3 月取代目前进行的 Asuka 计划。这个新计划将使筑波研发中 心与 MIRA 计划的研发工作更加紧密。重点研究远紫外线光刻技术、金 属栅氧化物和低 K 电介质耐蚀膜等。原来 Asuka 计划由日本电子和信息 技术产业协会的半导体执行委员会成员公司中的 10 家大公司投资。 这个 新计划将会有更多的公

13、司参加，但不允许国外公司参加，表明与美国、 欧洲的竞争。 (12)索尼对 IBM 在 Fishkill 的 300mm 晶圆研制投资 325 亿美元，作为双方共同开发 65nm 工艺芯片一部分。 IBM 将于 2005 年上 半年为索尼量产 “Cell微”处理器。这两家公司与东芝一起设计 “Cell微”处 理器， PS3有可能采用 “Cell。”(13) ASML 、尼康和佳能将于 2004年底或 2005年初供应 157nm F2 Stepper(准分子激光器扫描分步投影光刻机 )，以用于 65nm45nm 光刻 工艺。由于英特尔于 2003 年宣布放弃 157nmF2Steppe，试图扩展

14、 193nmArF Stepper，以用于 65nm45nm 光刻工艺。为此， ASML 、尼康 和佳能于 2003 年底都宣布生产浸入式 193nmArFStepper，尼康将于 2005 年推出 NA 为 092 的预生产模型，2006年销售 NA1 0 的浸人式 193nm ArF Stepper。ASML 希望 2004年第 3季度推出 NA 为 085 的浸人式 193nm ArF Stepper。(14) 台积电、飞利浦和意法半导体联合开发 90nm 65nm 工艺，为期 5 年，主要用于 SOC、高性能处理器、嵌入式 DRAM 和 SRAM 等。(15) 英飞凌与科莱思于 200

15、3 年起在德国德累斯顿厂合作开发 157m 光刻 微显影技术用光阻材料，以加速英飞凌在 2007年采用 55nm 工艺量产 DRAM。(16) 三星电子于 2004年 9月采用 60nm 工艺开发出 8GbNAND 闪存，并 采用 80nm 工艺制造出 2GbDDR2 SDRAM 芯片。3 45nm 工艺(1) 2003年1月起美国 AMD 与IBM 联合研制 45nm微处理器，他们将在 IBM 位于纽约州 East Fishkill 的 300mm 晶圆厂办公。(2) 英特尔于 2003 年在东京召开的 VLSI 主题讨论会上透露， 他们在俄勒 冈酌Hillsbor0300mm晶圆厂研制出三

16、栅晶体管，预计在 2007年采用 45nm 工艺量产这种三栅晶体管。(3) 英特尔、三星电子、 英飞凌、飞利浦和意法半导体都加入比利时 IMEC 微电子中心开发 45nm工艺的 7 个研发项目，其中有为期 5年的极远紫 外线(EUV)光刻、 193nmArF和 157nmF2 Stepper的光刻技术。(4) 应用材料将于 2010年推出 K=24的 Black Diamond低 K 电介质材 料，以用于 45nm 工艺， 2013年用于 32nm 工艺。(5) 富士通及其研究所研制成功 40nm 栅极的自适应工艺控制 (APC： Adaptive Process Control)技术，该技术

17、在光刻过程中可自动测定光刻胶状 况，并将结果自动正向传送 (feedforward)至下道工序的刻蚀工艺。 在刻蚀 过程中通过加工特性的分析，选择最佳的等离子参数，刻出 40nm 的栅 电极，其精度小于 nm。(6) 日本 MERAI 计划主要研究 45nm工艺的半导体基础技术，在筑波的 “超 级净化室 ”进行。(7) 索尼与东芝于 2004年宣布再次联手开发 45nm 工艺，这是继 2001年 共同开发 65nm工艺的延续。这项研究将于 2005 年底前结束，计划投资 200亿日元。研究将在东芝的横滨 “ Advanced Microelectronics Center和东 ” 芝大分厂进行

18、，双方投入 150 名技术人员。(8) CEA(法国原子能委员会 )与 Crolles2联盟签订一项为期 4 年 (20042007)联合开发 300mm 晶圆、 45nm32nm CMOS技术的合同。 Crolles2联盟成立于 2002年 4 月，其成员有意法半导体、飞利浦和飞思 卡尔，至 2005年这三家公司对研发中心已投资 14亿美元，调集 450 名 工程师和研究人员。这项研究由法国 CEA leti(CEA 电子信息技术实验 室)在法国格勒诺布尔市的 300mm晶圆厂 (Nanotec300)内完成。该厂区含 1000m2洁净室和 300mm 晶圆制造、质量鉴定和测试等各种设备。研

19、究 活动含 4 个领域：高级图形形成、前端材料和工序、高级器件以及后端 材料和工序。该项研究除上述四方外还有比利时 IMEC 微电子中心和美 国德州奥斯汀 DanNoble 中心参加。该项目获得了 3 亿欧元的支持资金。 它由 Crolles2 联盟、法国政府和当地政府支付。这项协议是 CEAleti 与意法半导体在格勒诺布尔市达成 200mm晶圆 CMOS 研究计划的继续。(9) 飞利浦于 2003年10月以核心伙伴身份加盟比利时 IMEC 微电子中心， 共同研发 45nm工艺，先从 200mm 晶圆开始，然后扩大至 300mm晶圆。(10) 位于比利时 leuven 的比利时 IMEC 微

20、电子中心是一家非营利的研究 单位，是欧洲微电子领域最大的独立研究中心，它通过制定恰当的合作 模式，吸引世界著名半导体公司、设备、材料和软件公司加盟，它已成 为世界先进半导体工艺研发的国际平台。 2004年IMEC 在leuven又建成 一座先进的硅研发中心， 2004 年 2 季度安装设备。比利时政府大力支持 IMEC300mm晶圆研究计划，投资3700万欧元。目前IMEC主要研发 45nm 工艺，主要包括：157nm远紫外线(DUV)和EUV 光刻；用于平面缩小器件 (ScaledPlanarDevice)的高迁移率膜的应用和先进源漏极工程方案； 用 于平面缩小器件的高 K 材料和金属栅极；

21、 新兴 CMOS 器件；先进互 连解决方案；与 45nm 工艺技术的清洗和杂质控制。在该项研究中将 大量采用新材料 (如高 K 材料)、新工艺 (如越临界清洗技术 )、新设备 (如 原子薄膜沉积设备 ALD) 和新结构 (如多栅极 MOSFET)，来解决各种新问 题。4 22nm 工艺东芝于 2004年6月 15日在美国檀香山召开的 “LVSI技术会议”上宣布， 试制成功栅长为 10nm，设计工艺为 22nm 的晶体管，预计 2016年量产。 该工艺采用与现有技术相同的体 MOS 结构晶体管，而不是 SOl 和它 Fin(鳍状 )型等特殊结构。栅电极采用多晶硅。这种晶体管相当于 ITRS 中的低功耗 (LOP：Low Oberating Power)晶体管。在 ITRS 中规定， 22nm工艺 LOT 晶体管工作电压为 05V，EOT(等效氧化层厚度， 即栅介质层 厚度)为 07nm。东芝 22nm工艺晶体管的工作电压为 09V，EOT为 1nm。过份降价工作电压、阈值电压的不稳定性会导致混载SRAM 无法正常工作，为防止这种情况，东芝提高了工作电压。但是，工作电压的 提高会导致栅极泄漏电流增长，所以加大栅介质层厚度以控制栅极泄漏 电流。该公司采用加大 EOT 和改变栅介质层 (SiON)制造方法，使泄漏电 流进一步降低