超前进位加法器的设计

1、课课 程程 设设 计计 报报 告告 课程设计名称：计算机组成原理课程设计计算机组成原理课程设计 课程设计题目：超前进位加法器的设计超前进位加法器的设计 院（系）：计算机学院 专 业：计算机科学与技术 班 级： 学 号： 姓 名： 指导教师： 完成日期： 目目 录录 第第 1 章章 总体设计方案总体设计方案.1 1.1 设计原理 .1 1.2 设计思路 .2 1.3 设计环境 .2 第第 2 章章 详细设计方案详细设计方案.4 2.1 顶层方案图的设计与实现 .4 2.1.1 创建顶层图形设计文件.4 2.1.2 器件的选择与引脚锁定.5 2.2 功能模块的设计与实现 .6 2.2 十六位超前进

2、位加法器的设计.6 2.3 仿真调试 .8 第第 3 章章 编程下载与硬件测试编程下载与硬件测试.12 3.1 编程下载 .12 3.2 硬件测试及结果分析 .12 参考文献参考文献.15 附附 录（程序清单或电路原理图）录（程序清单或电路原理图）.17 第 1 章 总体设计方案 1.1设计原理设计原理 十六位超前进位加法器，可以由 4 个四位超前进位加法器构成。由第一个 四位超前进位加法器的进位输出加进为第二个超前进位加法器的进位输入， 依次类推。 超前进位加法器的实现是建立在各位进位的形成条件来实现的。 所以第一位的进位 c1=a0*b0+(a0+b0)*c0; 第二位的进位 c2=a1*

3、b1+(a1+b1)*a0*b0+(a1+b1)(a0+b0)c0 第三位的进位 c3=a2*b2+(a2+b2)a1*b1+(a1+b1)*(a2+b2)*a0*b0+ (a0+b0)(a1+b1)(a2+b2)*c0 第四位的进位 c4=a3*b3+(a3+b3)*a2*b2+(a3+b3)*(a2+b2)a1*b1 +(a3+b3)(a2+b2)(a1+b1)*a0*b0 +(a0+b0)(a1+b1)(a2+b2)(a3+b3)*c0 下面我们可以引进传递函数 Pi 和进位产生函数 Gi 的概念。他们定义为： Pi=Ai+Bi Gi=Ai*Bi P1 的意义是：当 A0 和 B0 中有

4、一个为 1 时，若有进位输入，则本位向高位 传递进位。这个进位可以看成是低位进位越过本位向高位传递的。G1 的意义是： 当 A0，B0 均为 1 时，不管有无进位输入，定会产生向高位的进位。 将 P1，G1 代人 C1-C4； C1=G1+P1*C0； 式（1） C2=G2+P2*G1+P2*P1*C0； 式（2） C3=G3+P3*G2+P3*P2*G1+P3*P2*P1*C0； 式（3） C4=G4+P4*G3+P4*P3*G2+P4*P3*P2*G1+P4*P3*P2*P1*C0； 式（4） 图图 1.1 十六位超前进位加法器原理框图十六位超前进位加法器原理框图 1.2 设计思路设计思路

5、 一个十六位超前进位加法器，可以由 4 个四位超前进位加法器模块构成。 四位超前进位加法器采用 Schematic 设计输入方式，顶层的八位超前进位加 法器采用原理图设计输入方式。 采用硬件描述语言进行电路设计并实现上述给定进位的功能，设计的 Schematic 程序经编译、调试后形成 gorffree*.bit 文件并下载到 XCV200 可编 程逻辑芯片中，经硬件测试验证设计的正确性。 1.3 设计环境设计环境 硬件环境：伟福 COP2000 型计算机组成原理实验仪、XCV200 实验板、微 机； EDA 环境：Xilinx ISE EDA 设计软件、ModulSim EDA 仿真软件。

6、第 2 章 详细设计方案 2.1 顶层方案图的设计与实现顶层方案图的设计与实现 顶层方案图实现一位全加器的逻辑功能，采用原理图设计输入方式完成，电 路实现基于 XCV200 可编程逻辑芯片。在完成原理图的功能设计后，把输入/输出 信号安排到 XCV200 指定的引脚上去，实现芯片的引脚锁定。 2.1.1 创建顶层图形设计文件创建顶层图形设计文件 顶层图形文件由 4 个超前进位加法器（444）构成，33 位输入 16 位输出。可 利用 Xilinx ECS 模块实现顶层图形文件的设计，顶层图形文件结构如图 2.1 所示。 图图 2.1 十六位超前进位加法器顶层图形文件结构十六位超前进位加法器顶层

7、图形文件结构 2.1.2 器件的选择与引脚锁定器件的选择与引脚锁定 （1）器件的选择）器件的选择 由于硬件设计环境是基于伟福 COP2000 型计算机组成原理实验仪和 XCV200 实验板，故采用的目标芯片为 Xlinx XCV200 可编程逻辑芯片。 （2）引脚锁定）引脚锁定 把顶层图形文件中的输入/输出信号安排到 Xlinx XCV200 芯片指定的引脚上 去，实现芯片的引脚锁定，各信号及 Xlinx XCV200 芯片引脚对应关系如表 2.1 所 示。 表表 2.1 信号和芯片引脚对应关系信号和芯片引脚对应关系 输入信号输入信号 XCV200芯片引脚芯片引脚输出信号输出信号 XCV200

8、芯片引脚芯片引脚 A0 100F0 200 A1 101F1 201 A2 102F2 202 A3 103F3 203 A4 104F4 204 A5 105F5 205 A6 106F6 206 A7 107F7 207 A8 108F8 208 A9 109F9 209 A10 110F10 210 A11 111F11 211 A12 112F12 212 A13 113F13 213 A14 114F14 214 A15 115F15 215 B0 116C4 216 B1 117 B2 118 B3 119 B4 120 B5 121 B6122 B7 123 B8124 B9 1

9、25 B10126 B11127 B12128 B13129 B14130 B15131 C0132 2.1.3 编译、综合、适配编译、综合、适配 利用 Xilinx 编译器对顶层图形文件进行编译、综合、优化、逻辑 分割、适配和布线，生成可供时序仿真的文件和器件下载编程文件。 2.2 功能模块的设计与实现功能模块的设计与实现 十六位超前进位加法器采用 Schematic 设计输入方式。 2.2 四位超前进位加法器模块的设计与实现四位超前进位加法器模块的设计与实现 根据上面在 1。1 中讲述的四位超前进位加法器的设计原理那样， 四位超前进位加法器的实现是建立在进位 C1，C2，C3，C4 的基础

10、之 上的。 所以，由于上面第 1 章第 1 节中关于进位 C1，C2，C3，C4 已经 进位讲述，根据式（1） ，式（2） ，式（3）式（4）可以画出四位超前 进位加法器的逻辑图。 九个输入分别用表示 A0，A1，A2，A3，B0。B1。B2。B3，c0，输出用 F0,F1,F2,F3,c4 表 示， 形成的 Schematic 程序用 444 命名，其设计过程如下。 （1） 创建创建 Schematic 原理图。原理图。 （2）功能仿真）功能仿真 对创建的四位超前进位加法器（444）进行功能仿真，验证其功能的正确性， 可用 Xilinx 编译器的 Simulator 模块实现。 功能仿真图

11、2。2 2.3 仿真调试仿真调试 仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功 能仿真方法对设计的电路进行仿真。 编译、综合、适配编译、综合、适配 利用 Xilinx 编译器对顶层图形文件进行编译、综合、优化、逻辑分割、适配 和布线，生成可供时序仿真的文件和器件下载编程文件。 （1）建立仿真波形文件及仿真信号选择）建立仿真波形文件及仿真信号选择 功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设 置参数，选定的仿真信号和设置的参数如表 2.2 所示。 表表 2.2 仿真信号选择和参数设置仿真信号选择和参数设置 表表 2.1 信号和芯片引脚对应关系信号和芯片

12、引脚对应关系 输入名称输入名称 信号值信号值输出名称输出名称 信号值信号值 A0 1F0 A1 1F1 A2 1F2 A3 1F3 A4 1F4 A5 1F5 A6 1F6 A7 1F7 A8 1F8 A9 1F9 A10 1F10 A11 1F11 A12 1F12 A13 1F13 A14 1F14 A15 1F15 B0 0C4 B1 0 B2 0 B3 0 B4 0 B5 0 B60 B7 0 B80 B9 0 B100 B110 B120 B130 B140 B151 C01 （2）功能仿真结果与分析）功能仿真结果与分析 功能仿真波形结果如图 2.2 所示，仿真数据结果如表 2.3

13、所示。对表 2.3 与表 1.1 的内容进行对比，可以看出功能仿真结果是正确的，进而说明电路设计的正 确性。 图图 2.3 功能仿真波形结果功能仿真波形结果 表表 2.3 仿真数据结果仿真数据结果 输入名称输入名称 信号值信号值输出名称输出名称 信号值信号值 A0 1F00 A11F10 A21F20 A31F30 A41F4 0 A51F50 A61F60 A71F70 A81F80 A91F90 A101F100 A111F110 A121F120 A131F130 A141F140 A151F151 B00C41 B10 B20 B30 B40 B50 B60 B70 B80 B90 B

14、100 B110 B120 B130 B140 B151 C01 第 3 章 编程下载与硬件测试 3.1 编程下载编程下载 利用 Xilinx 的编程下载功能，将得到的 gorffree*.bin 文件下载到 XCV200 实 验板的 XCV200 可编程逻辑芯片中。 3.2 硬件测试及结果分析硬件测试及结果分析 利用 XCV200 实验板进行硬件功能测试。十六位超前进位加法器的输入数据 通过 XCV200 实验板的输入开关实现，输出数据通过 XCV200 实验板的 LED 指 示灯实现，其对应关系如表 3.1 所示。 表表 3.1 XCV200 实验板信号对应关系实验板信号对应关系 XCV2

15、00 芯片引脚信号芯片引脚信号 XCV200 实验板实验板 A0-A7K1 A8-A15K2 B0-B7K3 B8-B15K4 C0K0 F0-F7D1 F8-F15D2 利用表 2.2 中的输入参数作为输入数据，测试输出结果，即用 XCV200 实验 板的开关 K2，K3，K4 输入数据，同时观察 D1 的输出，得到如表 3.2 所示的硬 件测试结果。 表表 3.2 硬件测试结果硬件测试结果 输入输入输出输出 K1K2K3K4K0D1D2 110000 110000 110000 110000 110000 110000 110000 1101 1 01 表表 3。3 硬件测试结果的图表硬件

16、测试结果的图表 所以运算的结果是：所以运算的结果是： F15F14F13F12F11F10F9F8F7F6F5F4F3F2F1F0=A0A1A2A3A4A5A6A7A8A9A10A11A12A13 A14A15B0B1B2B3B4B5B6B7B8B9B10B11B12B13B14B15=1111 1111 1111 1111+0000 0000 0000 0001 =0001 表表 3。3 硬件测试结果的图表硬件测试结果的图表 对表 3.2 与表 3.3 的内容进行对比，可以看出硬件测试结果是正确的，说明 电路设计完全正确。 参考文献 1 曹昕燕. EDA 技术实验与课程设计M.北京：清华大学

17、出版社，2006 2 范延滨.微型计算机系统原理、接口与 EDA 设计技术M.北京：北京邮电大学 出版社，2006 3 王爱英.计算机组成与结构(第 4 版)M.北京：清华大学出版社，2006 4 侯伯亨，顾新.VHDL 硬件描述语言与数字逻辑电路设计。西安：西安电子科 技大学出版社，1999 5 杜建国。Veriling HDL 硬件描述语言。北京：国防工业出版社，2003 6 林灶生，刘绍汉。Verilog FPGA 芯片设计。北京：北京航空航天出版社， 2006 7 白中英，计算机组成原理（第 3 版） 。北京：科技出版社 附 录（程序清单或电路原理图） 八位超前进位加法器的原理图：八位超前进位加法器的原理图： 四位超前进位加法器的内部构造图：四位超前进位加法器的内部构造图： 课程设计总结：课程设计总结： 在程序设计的过程中由于对软件环境的不熟悉导致对程序设计的总体把握