第六章时序逻辑电路的和设计

1、第第6章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计 6.1 时序逻辑电路的基本概念时序逻辑电路的基本概念 6.2 时序逻辑电路的分析方法时序逻辑电路的分析方法 6.3 同步时序逻辑电路的设计同步时序逻辑电路的设计 在数字电路中，任一时刻的稳定输出不仅决定于在数字电路中，任一时刻的稳定输出不仅决定于 该时刻的输入，而且该时刻的输入，而且还和电路原来的状态有关还和电路原来的状态有关，这样，这样 的电路叫做时序逻辑电路，简称的电路叫做时序逻辑电路，简称时序电路时序电路。 时序逻辑电路时序逻辑电路: 2、特点：、特点： 组合电路组合电路 存储电路存储电路 延迟元件延迟元件 触发器触发器 1、

2、定义、定义 记忆功能记忆功能 组成：组成： 6.1 时序逻辑电路的基本概念时序逻辑电路的基本概念 6.1.1 时序逻辑电路的基本结构及特点时序逻辑电路的基本结构及特点 输出方程输出方程 驱动方程驱动方程 状态方程状态方程 特点：特点：1）由组合电路和存储电路组成。 ）由组合电路和存储电路组成。 2）存在反馈，输出由电路的输入和电路原来）存在反馈，输出由电路的输入和电路原来 的状的状 态共同决定。态共同决定。 6.1.2 时序逻辑电路的分类时序逻辑电路的分类 电路中的存储器件是时钟控制触发器。各触发器电路中的存储器件是时钟控制触发器。各触发器 共用同一时钟信号，即电路中各触发器状态的转换是共用同

3、一时钟信号，即电路中各触发器状态的转换是 在同一时钟信号控制下同步发生。在同一时钟信号控制下同步发生。 按其状态改变方式可分为两种类型按其状态改变方式可分为两种类型 同步时序逻辑电路：同步时序逻辑电路： 电路中的存储器件可以是时钟控制触发器，也可以电路中的存储器件可以是时钟控制触发器，也可以 是非时钟控制触发器或延时元件。是非时钟控制触发器或延时元件。电路没有统一的时钟电路没有统一的时钟 信号对状态变化进行同步控制信号对状态变化进行同步控制。 异步时序逻辑电路：异步时序逻辑电路： 6.1.3 时序逻辑电路的功能描述时序逻辑电路的功能描述 1、逻辑方程式、逻辑方程式 2、状态表、状态表 逻辑功能

4、唯一确定。但不能直接看出电路的功能。逻辑功能唯一确定。但不能直接看出电路的功能。 反映输出反映输出Z、次态、次态 和和电路的输入电路的输入X、现态、现态 之间对应取值关系的表格。之间对应取值关系的表格。 1n Q n Q 3、状态图、状态图 4、时序图、时序图 反映时序逻辑电路状态转换规律及相应输入、输出反映时序逻辑电路状态转换规律及相应输入、输出 取值关系的图形。取值关系的图形。 描述时序电路的时钟信号、输入信号、输出信号描述时序电路的时钟信号、输入信号、输出信号 及电路的状态转换等及电路的状态转换等时间上的对应关系时间上的对应关系。 6.2 时序逻辑电路的分析方法时序逻辑电路的分析方法 根

5、据给定的时序逻辑电路图，求出它的输出根据给定的时序逻辑电路图，求出它的输出Z的变的变 化规律、电路状态化规律、电路状态Q的转换规律，进而说明其逻辑功的转换规律，进而说明其逻辑功 能和工作特性。能和工作特性。 6.2.1 分析时序逻辑电路的一般步骤分析时序逻辑电路的一般步骤 1、 根据时序电路图，写逻辑方程式。根据时序电路图，写逻辑方程式。 1）各触发器的时钟信号）各触发器的时钟信号CP的逻辑表达式。的逻辑表达式。 2）时序电路的输出方程）时序电路的输出方程; 3）各触发器的驱动方程。）各触发器的驱动方程。 2、 将驱动方程代入相应触发器特性方程，得时序电将驱动方程代入相应触发器特性方程，得时序

6、电 路状态方程。路状态方程。 电路图电路图 时钟方程、时钟方程、 驱动方程和驱动方程和 输出方程输出方程 状态方程状态方程 状态图、状态图、 状态表或状态表或 时序图时序图 判断电路判断电路 逻辑功能逻辑功能 12 3 5 计算计算 4 3、列时序电路的状态表、画状态图或时序图。、列时序电路的状态表、画状态图或时序图。 4、文字描述给定时序逻辑电路的功能。、文字描述给定时序逻辑电路的功能。 6.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例 例例6.2.1 分析图示时序电路。分析图示时序电路。 解：解：1）写各逻辑方程式）写各逻辑方程式 同步时序电路，同步时序电路， CP可不写可不写

7、 输出方程输出方程 驱动方程驱动方程 2）各触发器次态方程）各触发器次态方程 3）列状态表、画状态图和时序图）列状态表、画状态图和时序图 状态图：状态图： 4）逻辑功能分析）逻辑功能分析 由状态图知此电由状态图知此电 路是一可控计数器。路是一可控计数器。 X=0时加法计数：时加法计数： 在在CP作用下，作用下，Q1Q0 从从00到到 11递增，递增，4个脉冲后电个脉冲后电 路状态循环一次，同时路状态循环一次，同时Z端输出一个进位脉冲。端输出一个进位脉冲。 X=1时减法计数：时减法计数： Z是借位信号。是借位信号。 例例6.2.2 分析图示逻辑电路分析图示逻辑电路 解：解： 无输入无输入X，Q

8、端直接输出。端直接输出。 1）写出各逻辑方程）写出各逻辑方程 输出方程输出方程 驱动方程驱动方程 2）求）求D触发器的次态方程触发器的次态方程 nnn QQDQ 100 1 0 nn QDQ 01 1 1 nn QDQ 12 1 2 3）列状态表、画状态图和时序图）列状态表、画状态图和时序图 输出与现态完全相同、无输入，所以状态表：输出与现态完全相同、无输入，所以状态表： 状态图：状态图： 001、010、100 为有效状态。为有效状态。 4）逻辑功能分析）逻辑功能分析 时序图：时序图： 脉冲分配器（节拍脉冲产生器）脉冲分配器（节拍脉冲产生器） 自启动能力：自启动能力： 功能：功能：电路把宽度

9、为电路把宽度为1TCP的脉冲依次分配给的脉冲依次分配给Q0、Q1、Q2。 电路由于某种原因进入无效状态时，电路由于某种原因进入无效状态时， 在在CP脉脉 冲作用后，电路能自动回到有效序列。冲作用后，电路能自动回到有效序列。 各触发器各触发器Q端轮流出现宽度为一个端轮流出现宽度为一个 CP 周周 期的脉期的脉 冲（冲（1TCP） ，循环周期为，循环周期为3TCP 。 6.2.3 异步时序逻辑电路的分析异步时序逻辑电路的分析 特点：特点：各触发器无统一时钟脉冲，只有加到各触发器无统一时钟脉冲，只有加到CP端信号有端信号有 效时，才可能改变状态，否则保持原状态。效时，才可能改变状态，否则保持原状态。

10、 例例6.2.3分析图示逻辑电路。分析图示逻辑电路。 根据根据CP表达式及触发方式，确定表达式及触发方式，确定CP端是否有触端是否有触 发信号作用。发信号作用。 有触发信号有触发信号 能改变状态；无触发信号能改变状态；无触发信号 保持。保持。 CP1未与时钟脉冲未与时钟脉冲 源相连源相连异步。异步。 解解: 1) 各逻辑方程式各逻辑方程式 时钟信号时钟信号 CP0 = CP(脉冲源），上升沿触发脉冲源），上升沿触发 。 CP1= Q0，仅仅Q0由由0 1时时Q1才可能改变状态，否则保持。才可能改变状态，否则保持。 输出方程输出方程nnQ QZ 01 驱动方程驱动方程 nn QDQD 1100

11、2）各触发器次态方程）各触发器次态方程 3）列状态表、画状态图和时序图）列状态表、画状态图和时序图 1/ 0 0/ 0 1/ 0 0/ 1 0 0 1 0 0 1 4）逻辑功能分析）逻辑功能分析 异步四进制减法计数器：异步四进制减法计数器： Z是借位信号是借位信号 序列信号发生器：序列信号发生器： 输出序列脉冲信号输出序列脉冲信号Z的周期为的周期为4TCP，脉宽，脉宽1TCP 。 （1）状态转换是现态到次态；）状态转换是现态到次态； 注注 意：意： （1）组成该电路的状态是各个触发器的组合；）组成该电路的状态是各个触发器的组合； （2）不能漏掉任何可能的输入和现态的取值组合；）不能漏掉任何可能

12、的输入和现态的取值组合； （3）输入和现态的起始值如果给定了，则可以从给定的）输入和现态的起始值如果给定了，则可以从给定的 值依次计算，如果未给定，则可以自己设定起始值。值依次计算，如果未给定，则可以自己设定起始值。 画状态转换图：画状态转换图： （2）输出是现态的函数，不是次态的函数；）输出是现态的函数，不是次态的函数； （3）只有当时钟脉冲的触发沿到来时，相应触发器）只有当时钟脉冲的触发沿到来时，相应触发器 才可能会更新状态。才可能会更新状态。 6.3 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法 根据给定的逻辑功能要求，选择适当的逻辑器件，根据给定的逻辑功能要求，选择适当的逻辑器

13、件， 设计出符合要求的时序逻辑电路。设计出符合要求的时序逻辑电路。 6.3.1 同步时序逻辑电路设计的一般步骤同步时序逻辑电路设计的一般步骤 要求：用尽可能少的触发器和门电路。要求：用尽可能少的触发器和门电路。 由给定的由给定的 逻辑功能逻辑功能 求出原始求出原始 状态图状态图 状态状态 化简化简 状态编码状态编码 （状态分（状态分 配）配） 选择选择 触发触发 器器 求输出方求输出方 程、各触程、各触 发器驱动发器驱动 方程方程 画逻辑画逻辑 图、检图、检 查自启查自启 动能力动能力 1、求原始状态图、求原始状态图 直接由直接由要求实现的逻辑功能要求实现的逻辑功能求得的状态转换图。求得的状态

14、转换图。 2、 状态化简状态化简 1）分析给定的逻辑功能，确定输入变量、输出变量及）分析给定的逻辑功能，确定输入变量、输出变量及 该电路应包含的状态，并用该电路应包含的状态，并用S0、S1表示这些状态。表示这些状态。 2）分别以上述状态为现态，考察在每一个可能的输）分别以上述状态为现态，考察在每一个可能的输 入组合作用下，应转入哪个状态及相应的输出，便可求入组合作用下，应转入哪个状态及相应的输出，便可求 出符合题意的状态图。出符合题意的状态图。 状态等价：状态等价： 在原始状态图中，如果有两个或两个以上的状态，在在原始状态图中，如果有两个或两个以上的状态，在 输入相同的条件下，不仅有相同的输出

15、，而且向同一个次输入相同的条件下，不仅有相同的输出，而且向同一个次 态转装换，则这些态转装换，则这些状态等价状态等价。 化简：合并等价状态。化简：合并等价状态。 3、状态编码、画编码形式的状态图和状态表、状态编码、画编码形式的状态图和状态表 X= 0 Z= 0 次态次态S0 X=1 Z=1 次态次态S3 状态编码（状态分配）：状态编码（状态分配）： 对每一个状态指定对每一个状态指定1个二进制代码。个二进制代码。 编码方案不同，设计的电路结构不同。编码方案不同，设计的电路结构不同。 有利于有利于驱动方程驱动方程及及输出方程输出方程的化简。的化简。 便于记忆。便于记忆。 如自然二进制码。如自然二进

16、制码。 然后：画出编码形式的状态图和状态表。然后：画出编码形式的状态图和状态表。 如如S2 与与S3： 4、选择触发器的类型及个数、选择触发器的类型及个数 触发器个数触发器个数n、状态数、状态数M，则：，则： 5、求输出方程及驱动方程、求输出方程及驱动方程 nn M22 1 根据状态表、各触发器驱动表。根据状态表、各触发器驱动表。 6、画出逻辑图，检查自启动能力。、画出逻辑图，检查自启动能力。 6.3.2 同步时序逻辑电路设计举例同步时序逻辑电路设计举例 例例6.3.1 设计一序列脉冲检测器，当连续输入信号设计一序列脉冲检测器，当连续输入信号 110时，该电路输出时，该电路输出1，否则输出，否

17、则输出0。 电路有一输入信号电路有一输入信号X，一输出信号，一输出信号Z。 解：解： 1）由给定逻辑功能确定电路应包含的状态，画）由给定逻辑功能确定电路应包含的状态，画 原始状态图。原始状态图。 分分 析：析： 连续收到连续收到110 输出输出1， 其他输出其他输出0。 所以该电路应能记忆：所以该电路应能记忆： 收到输入为收到输入为0、 收到一个收到一个1、 连续收到两个连续收到两个1、 连续收到连续收到110的状态。的状态。 四个状态：四个状态： S0、S1、S2、S3 2）状态化简）状态化简 S0、S3 等价等价 3）状态编码、画编码状态图和状态表）状态编码、画编码状态图和状态表 该电路有

18、该电路有3个状态，可用个状态，可用2位二进制代码组合位二进制代码组合 令：令：S0 = 00，S1=01，S2 = 11 ，则，则 （00，01，10，11） 编码状态表：编码状态表： 4）选择触发器）选择触发器 nn M22 1 选两个集成选两个集成JK触发器触发器HC76。 5）确定各触发器的驱动方程、电路输出方程）确定各触发器的驱动方程、电路输出方程 由编码状态表及触发器驱动表，由编码状态表及触发器驱动表，画驱动信号及画驱动信号及 输出信号真值表。输出信号真值表。 求驱动方程及输出方程求驱动方程及输出方程 00 01 11 10 0 1 Q1Q0 X 6）、画逻辑电路图）、画逻辑电路图 检查自启动能力：检查自启动能力： 即进入无效状态即进入无效状态10后，能否自动回到有效序列。后，能否自动回到有效序列。 Q1Q0 =10 ： J1=0、 K1=1 J0=0、 K0=1 次态次态00 J1=0、 K1= 0 J0=1、 K0= 0 次态次态11 均能自动进入有效序列均能自动进入有效序列 Q1Q0=1 0时时 X=0 、Z=XQ1 =1 输出错误输出错误 修改：使卡诺图中修改：使卡诺图中 Z