东北大学电子技术基础—第7章可编程逻辑器

1、东北大学电子技术基础第7章可 编程逻辑器 第七章第七章 可编程逻辑器件可编程逻辑器件 PLD逻辑表示法逻辑表示法 逻辑阵列的逻辑阵列的PLD表示法应用举例表示法应用举例 7.3 通用阵列逻辑通用阵列逻辑GAL 东北大学电子技术基础第7章可 编程逻辑器 7.1 概概 述述 PLD出现的背景出现的背景 电路集成度不断提高电路集成度不断提高 SSIMSILSIVLSI 计算机技术的发展使计算机技术的发展使EDA技术得到广泛应用技术得到广泛应用 设计方法的发展自下而上设计方法的发展自下而上自上而下自上而下 用户需要设计自己需要的专用电路用户需要设计自己需要的专用电路 专用集成电路（专用集成电路（ASI

2、CApplication Specific Integrated Circuits）开发周期长，投入大，风险）开发周期长，投入大，风险 大大 可编程器件可编程器件PLD：开发周期短，投入小，风险小：开发周期短，投入小，风险小 东北大学电子技术基础第7章可 编程逻辑器 7.1 概概 述述 PLD器件的优点器件的优点 集成度高，可以替代多至几千块通用集成度高，可以替代多至几千块通用IC芯片芯片 极大减小电路的面积，降低功耗，提高可靠性极大减小电路的面积，降低功耗，提高可靠性 具有完善先进的开发工具具有完善先进的开发工具 提供语言、图形等设计方法，十分灵活提供语言、图形等设计方法，十分灵活 通过仿真

3、工具来验证设计的正确性通过仿真工具来验证设计的正确性 可以反复地擦除、编程，方便设计的修改和可以反复地擦除、编程，方便设计的修改和 升级升级 灵活地定义管脚功能，减轻设计工作量，缩灵活地定义管脚功能，减轻设计工作量，缩 短系统开发时间短系统开发时间,保密性好保密性好 东北大学电子技术基础第7章可 编程逻辑器 7.1 概概 述述 PLD的发展趋势的发展趋势 向高集成度、高速度方向进一步发展向高集成度、高速度方向进一步发展 最高集成度已达到最高集成度已达到400万门万门 向低电压和低功耗方向发展向低电压和低功耗方向发展 5V3.3V2.5V1.8V更低更低 内嵌多种功能模块内嵌多种功能模块 RAM

4、，ROM，FIFO，DSP，CPU 向数、模混合可编程方向发展向数、模混合可编程方向发展 东北大学电子技术基础第7章可 编程逻辑器 7.1 概概 述述 大的大的PLD生产厂家生产厂家 最大的最大的PLD供应商之一供应商之一 FPGA的发明者，最大的的发明者，最大的PLD供供 应商之一应商之一 ISP技术的发明者技术的发明者 提供军品及宇航级产品提供军品及宇航级产品 东北大学电子技术基础第7章可 编程逻辑器 7.1 概概 述述 可编程专用集成电路可编程专用集成电路ASIC(Application Specific Integrated Circuit) 是面向用户特定是面向用户特定 用途或特定功

5、能的大规模、超大规模集成电用途或特定功能的大规模、超大规模集成电 路。路。 分类：按功能分为数字的、模拟的、数字和分类：按功能分为数字的、模拟的、数字和 模拟混和三种。按制造方式分为全定制、半模拟混和三种。按制造方式分为全定制、半 定制定制ASIC、可编程三种。、可编程三种。 东北大学电子技术基础第7章可 编程逻辑器 PLD器件的分类按集成度器件的分类按集成度 可编程逻辑器件可编程逻辑器件(Programmable Logic Device)为通用器件，分为为通用器件，分为 低密度低密度 PROM,EPROM,EEPROM,PAL,PLA,GAL 只能完成较小规模的逻辑电路只能完成较小规模的逻

6、辑电路 高密度，已经有超过高密度，已经有超过400万门的器件万门的器件 EPLD, CPLD, FPGA 可用于设计大规模的数字系统集成度高，甚至可用于设计大规模的数字系统集成度高，甚至 可以做到可以做到SOC（System On a Chip） 东北大学电子技术基础第7章可 编程逻辑器 PLD器件的分类按结构特点器件的分类按结构特点 基于与或阵列结构的器件阵列型基于与或阵列结构的器件阵列型 PROM，EEPROM，PAL，GAL，CPLD CPLD的代表芯片如：的代表芯片如：Altera的的MAX系列系列 基于门阵列结构的器件单元型基于门阵列结构的器件单元型 现场可编程逻辑门阵列现场可编程逻

7、辑门阵列 FPGA：是集成度和结：是集成度和结 构复杂度最高的可编程构复杂度最高的可编程ASIC。运算器、乘法。运算器、乘法 器、数字滤波器、二维卷积器等具有复杂算法器、数字滤波器、二维卷积器等具有复杂算法 的逻辑单元和信号处理单元的逻辑设计可选用的逻辑单元和信号处理单元的逻辑设计可选用 FPGA实现。实现。 东北大学电子技术基础第7章可 编程逻辑器 按制造技术和编程方式进行分类按制造技术和编程方式进行分类 熔丝或反熔丝编程器件熔丝或反熔丝编程器件Actel的的FPGA器件器件 体积小，集成度高，速度高，易加密，抗干扰，耐体积小，集成度高，速度高，易加密，抗干扰，耐 高温高温 只能一次编程，在

8、设计初期阶段不灵活只能一次编程，在设计初期阶段不灵活 SRAM大多数公司的大多数公司的FPGA器件器件 可反复编程，实现系统功能的动态重构可反复编程，实现系统功能的动态重构 每次上电需重新下载，实际应用时需外挂每次上电需重新下载，实际应用时需外挂EEPROM 用于保存程序用于保存程序 EEPROM大多数大多数CPLD器件器件 可反复编程可反复编程 不用每次上电重新下载，但相对速度慢，功耗较大不用每次上电重新下载，但相对速度慢，功耗较大 东北大学电子技术基础第7章可 编程逻辑器 可编程可编程ASIC的编程方式的编程方式 可编程可编程ASIC的编程方式有两种：的编程方式有两种： 采用专用编程器进行

9、编程采用专用编程器进行编程 在系统编程在系统编程 甩掉了专用编程器，而且也不用将芯片从电路系统甩掉了专用编程器，而且也不用将芯片从电路系统 取下，只利用计算机和一组下载电缆就可以在系统取下，只利用计算机和一组下载电缆就可以在系统 编程。编程。 Lattice和和Xilinx等几家大公司现在都有在系等几家大公司现在都有在系 统可编程统可编程ASIC产品。在系统编程方式方便产品。在系统编程方式方便 了用户。了用户。 东北大学电子技术基础第7章可 编程逻辑器 可编程可编程ASIC的一般开发步骤的一般开发步骤 设计输入设计输入(entry) 功能模拟功能模拟(function simulation)

10、逻辑分割逻辑分割(partitioning) 布局和布线布局和布线(place and routing) 时间模拟时间模拟(timing simulation) 写入下载数据写入下载数据(download) 东北大学电子技术基础第7章可 编程逻辑器 ASIC开发步骤流程图开发步骤流程图 东北大学电子技术基础第7章可 编程逻辑器 TOPDOWN设计思想设计思想 自顶向下（自顶向下（TOPDOWN）设计首先是从）设计首先是从 系统级开始入手。把系统分成若干基本单系统级开始入手。把系统分成若干基本单 元模块，然后再把作为基本单元的这些模元模块，然后再把作为基本单元的这些模 块分成下一层的子模块。块分

11、成下一层的子模块。 图图7-2top-down设计图设计图 东北大学电子技术基础第7章可 编程逻辑器 TOPDOWN设计思想设计思想 采用采用TOPDOWN层次结构化设计方法，设计者层次结构化设计方法，设计者 可在一个硬件系统的不同层次的模块下进行设计。可在一个硬件系统的不同层次的模块下进行设计。 总体设计师可以在上层模块级别上对其下层模块总体设计师可以在上层模块级别上对其下层模块 设计者所做的设计进行行为级模拟验证。设计者所做的设计进行行为级模拟验证。 在在TOPDOWN的设计过程中，划分每一个层次的设计过程中，划分每一个层次 模块时要对目标模块做优化，在实现模块时要进模块时要对目标模块做优

12、化，在实现模块时要进 行模拟仿真。虽然行模拟仿真。虽然TOPDOWN的设计过程是理的设计过程是理 想的，但它的缺点是得到的最小可实现的物理单想的，但它的缺点是得到的最小可实现的物理单 元不标准，成本可能较高。元不标准，成本可能较高。 东北大学电子技术基础第7章可 编程逻辑器 BOTTOMUP设计思想设计思想 BOTTOMUP层次结构化设计是层次结构化设计是TOP DOWN设计的逆过程。设计的逆过程。 它虽然也是从系统级开始的，即从图它虽然也是从系统级开始的，即从图7-2中中 设计树的树根开始，但在层次模块划分时，设计树的树根开始，但在层次模块划分时， 首先考虑的是实现模块的基本物理单元是首先考

13、虑的是实现模块的基本物理单元是 否存在，划分过程必须是从存在的基本单否存在，划分过程必须是从存在的基本单 元出发。元出发。 东北大学电子技术基础第7章可 编程逻辑器 BOTTOMUP设计思想设计思想 设计树最末枝上的单元要么是已经制造出设计树最末枝上的单元要么是已经制造出 的单元，要么是已经开发成功的单元，或的单元，要么是已经开发成功的单元，或 者是可以买得到的单元。者是可以买得到的单元。 自底向上自底向上(BOTTOMUP)的设计过程采用的设计过程采用 的全是标准单元，通常比较经济。的全是标准单元，通常比较经济。 但完全采用自底向上的设计有时不能完全但完全采用自底向上的设计有时不能完全 达到

14、指定的设计目标要求。达到指定的设计目标要求。 东北大学电子技术基础第7章可 编程逻辑器 BOTTOMUP设计思想设计思想 用可编程用可编程ASIC实现一个好的电子系统设计实现一个好的电子系统设计 通常采用通常采用TOPDOWN和和BOTTOMUP 两种方法的结合，充分考虑设计过程中多两种方法的结合，充分考虑设计过程中多 个指标的平衡。个指标的平衡。 东北大学电子技术基础第7章可 编程逻辑器 设计库及库元件设计库及库元件 在层次设计中所用的模块有两种：在层次设计中所用的模块有两种： 预先设计好的标准模块预先设计好的标准模块 由用户设计的具有特定应用功能的模块由用户设计的具有特定应用功能的模块 前

15、者一般要存放在前者一般要存放在EDA开发系统中各种类型开发系统中各种类型 的文件库之中，后者必须经过模型仿真和调的文件库之中，后者必须经过模型仿真和调 试证明无误后，建立一个图形符号存放在用试证明无误后，建立一个图形符号存放在用 户的设计库中准备在更上层的设计中使用。户的设计库中准备在更上层的设计中使用。 东北大学电子技术基础第7章可 编程逻辑器 设计库及库元件设计库及库元件 设计库中比较高级的模块一般由两个模型构设计库中比较高级的模块一般由两个模型构 成：成： 模块的图形符号模块的图形符号 模块的功能模型模块的功能模型 图形符号在建立原理图时使用，功能模型在图形符号在建立原理图时使用，功能模

16、型在 逻辑模拟仿真时使用。逻辑模拟仿真时使用。 东北大学电子技术基础第7章可 编程逻辑器 设计库及库元件设计库及库元件 模块的功能模型可以是逻辑图形式，也可以模块的功能模型可以是逻辑图形式，也可以 是是VHDL描述的，还可以是真值表或逻辑方描述的，还可以是真值表或逻辑方 程式描述的。程式描述的。 一个已知的图形符号可以用来代表一个或几一个已知的图形符号可以用来代表一个或几 个功能模型，这些模型的功能相同，参数可个功能模型，这些模型的功能相同，参数可 以不同。例如以不同。例如2输入与非门输入与非门7400、74LS00， 74S00，功能相同，但是传输延时，功耗不，功能相同，但是传输延时，功耗不

17、 相同。相同。 东北大学电子技术基础第7章可 编程逻辑器 画层次原理图画层次原理图 画层次原理图类似于用逻辑门符号画一个逻画层次原理图类似于用逻辑门符号画一个逻 辑图，先将选用的模块符号和连结器符号放辑图，先将选用的模块符号和连结器符号放 在画页上，然后用连线将它们连结起来，最在画页上，然后用连线将它们连结起来，最 后将选用的符号名放在相应的模块及其结点后将选用的符号名放在相应的模块及其结点 上。上。 选用符号名要注意遵循以下规则：一般把在选用符号名要注意遵循以下规则：一般把在 一个层次原理图中所使用的模块的每一个拷一个层次原理图中所使用的模块的每一个拷 贝叫做这个模块的例化。贝叫做这个模块的

18、例化。 东北大学电子技术基础第7章可 编程逻辑器 画层次原理图画层次原理图 为了模拟仿真和建立设计文件，每个例化为了模拟仿真和建立设计文件，每个例化 都要起一个名字。都要起一个名字。 位全加器模块位全加器模块FA4起名为起名为Adder。 东北大学电子技术基础第7章可 编程逻辑器 画层次原理图画层次原理图 Adder的模块由的模块由4个一位全加器子模块个一位全加器子模块FA1实现，实现， 这四个子模块分别起名为这四个子模块分别起名为add0、add1、add2、 add3。 东北大学电子技术基础第7章可 编程逻辑器 画层次原理图画层次原理图 构成一位全加器的各个逻辑门及其信号线也要起构成一位全

19、加器的各个逻辑门及其信号线也要起 一个名，它们的名字分别是一个名，它们的名字分别是1、2、A1、A2、A3、 R1。 东北大学电子技术基础第7章可 编程逻辑器 画层次原理图画层次原理图 为了调试或模拟仿真，常常要研究模块中的一为了调试或模拟仿真，常常要研究模块中的一 个指定信号。例如，假设要研究图个指定信号。例如，假设要研究图7-3中位全中位全 加器加器FA1的工作情况，需要观察完整系统模拟时的工作情况，需要观察完整系统模拟时 的信号的信号x1的值。的值。 因为有个因为有个FA1的例化，例化名称要被合并成如的例化，例化名称要被合并成如 下的信号名，顶层模块名次层模块名：信号下的信号名，顶层模块

20、名次层模块名：信号 名。因此，要监视全加器名。因此，要监视全加器add2这个例化中信号这个例化中信号 线线x1的时候，这个信号名应该写成的时候，这个信号名应该写成Adderadd2： x1通过上述的书写规则，就可指定顶层模块中通过上述的书写规则，就可指定顶层模块中 adder中的模块中的模块add2的信号的信号x1，这个起名规则可，这个起名规则可 以扩展到任何一个层次。以扩展到任何一个层次。 东北大学电子技术基础第7章可 编程逻辑器 层次联接器符号和总线层次联接器符号和总线 为了建立层次原理图，一个抽象级别的模块为了建立层次原理图，一个抽象级别的模块 输入和输出引脚的名称要与次层模块原理图输入

21、和输出引脚的名称要与次层模块原理图 相应信号的名称保持唯一性或者一致性，如相应信号的名称保持唯一性或者一致性，如 图图7-所示。所示。 输入连接器输入连接器 输出输出 连接器连接器 东北大学电子技术基础第7章可 编程逻辑器 层次联接器符号和总线层次联接器符号和总线 当模块有多重输入和输出信号时，层次的相当模块有多重输入和输出信号时，层次的相 互连接器画成如图互连接器画成如图7-5所示的总线形式。所示的总线形式。 A(3:0)=A(3) A(2) A(1) A(0) B(3:0)=B(3) B(2) B(1) B(0) S(3:0)=S(3) S(2) S(1) S(0) 东北大学电子技术基础第

22、7章可 编程逻辑器 层次联接器符号和总线层次联接器符号和总线 为了进一步简化模块原理图画法，有时常常为了进一步简化模块原理图画法，有时常常 在模块上定义多重引脚，如图在模块上定义多重引脚，如图7-5(b)所示。所示。 每个多重引脚代表每个多重引脚代表 一组相关信号的集一组相关信号的集 合，允许把总线直合，允许把总线直 接联接到模块的引接联接到模块的引 脚上，但是必须清脚上，但是必须清 楚每条总线代表的楚每条总线代表的 是是4个信号的联接。个信号的联接。 东北大学电子技术基础第7章可 编程逻辑器 层次化设计的模拟层次化设计的模拟 采用层次设计实现的系统必须进行设计模拟采用层次设计实现的系统必须进

23、行设计模拟 和验证。一个层次设计中最底层的元件或模和验证。一个层次设计中最底层的元件或模 块必须首先进行模拟仿真，当其工作正确之块必须首先进行模拟仿真，当其工作正确之 后，再进行高一抽象级别模块的模拟仿真。后，再进行高一抽象级别模块的模拟仿真。 最后还要对最上层系统进行模拟仿真，最终最后还要对最上层系统进行模拟仿真，最终 完成系统设计。完成系统设计。 东北大学电子技术基础第7章可 编程逻辑器 层次化设计的模拟层次化设计的模拟 在模拟仿真时，首先要将模块用相应的电路在模拟仿真时，首先要将模块用相应的电路 来代替，称为展平，展平工作一直做到最底来代替，称为展平，展平工作一直做到最底 层模块都用基本

24、的逻辑门实现为止。层模块都用基本的逻辑门实现为止。 在展平过程中所有元件及所有的信号线都必在展平过程中所有元件及所有的信号线都必 须有指定过的名称。须有指定过的名称。 模拟仿真结果可以是给出正确的波形，也可模拟仿真结果可以是给出正确的波形，也可 以是给出一些时延参数。图给出的是用总以是给出一些时延参数。图给出的是用总 线表示的波形。线表示的波形。 东北大学电子技术基础第7章可 编程逻辑器 层次化设计的模拟层次化设计的模拟 图给出的是用总线表示的波形。图给出的是用总线表示的波形。 0111 1011 1011 0000 0000 S(3:0) 0110 0110 0110 0110 0000 A

25、(3:0) 0001 0001 0101 0101 0000 B(3:0) 12 10 7 5 0 Time 表格形式的模拟值表格形式的模拟值波形表示的模拟值波形表示的模拟值 东北大学电子技术基础第7章可 编程逻辑器 7.2 可编程逻辑器件基础可编程逻辑器件基础 PLD的逻辑表示的逻辑表示 PLD中阵列及其阵列交叉点的逻辑表示中阵列及其阵列交叉点的逻辑表示 PLD中基本逻辑单元的中基本逻辑单元的PLD表示表示 逻辑阵列的逻辑阵列的PLD表示法应用举例表示法应用举例 东北大学电子技术基础第7章可 编程逻辑器 PLD的逻辑表示的逻辑表示 PLD中阵列及其阵列交叉点的逻辑表示中阵列及其阵列交叉点的逻

26、辑表示 PLD中阵列交叉点的逻辑表示中阵列交叉点的逻辑表示 PLD中与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示 东北大学电子技术基础第7章可 编程逻辑器 PLD中阵列交叉点的逻辑表示中阵列交叉点的逻辑表示 PLD逻辑阵列中交叉点的连接方式采用图逻辑阵列中交叉点的连接方式采用图 7-7所示的几种逻辑表示。所示的几种逻辑表示。 (a)表示实体连结，就是行线和列线在这个交叉点表示实体连结，就是行线和列线在这个交叉点 处实在连接，这个交叉点是不可编程点，在交叉点处实在连接，这个交叉点是不可编程点，在交叉点 处打上实心点。处打上实心点。 东北大学电子技术基础第7章可 编程逻辑器 PLD中阵列交叉

27、点的逻辑表示中阵列交叉点的逻辑表示 PLD逻辑阵列中交叉点的连接方式采用图逻辑阵列中交叉点的连接方式采用图 7-7所示的几种逻辑表示。所示的几种逻辑表示。 (b)表示可编程连接。无论表示可编程连接。无论或或 表示该符表示该符 号所在行线和列线交叉处是可编程点，具有一号所在行线和列线交叉处是可编程点，具有一 个可编程单元。个可编程单元。 东北大学电子技术基础第7章可 编程逻辑器 PLD中阵列交叉点的逻辑表示中阵列交叉点的逻辑表示 PLD逻辑阵列中交叉点的连接方式采用图逻辑阵列中交叉点的连接方式采用图 7-7所示的几种逻辑表示。所示的几种逻辑表示。 在采用熔丝工艺的在采用熔丝工艺的PLD器件中，器

28、件出厂后用户器件中，器件出厂后用户 编程之前，所有可编程点处的熔丝都处于接通状态，编程之前，所有可编程点处的熔丝都处于接通状态， 习惯上都用习惯上都用表示熔丝接通，因此可编程点上处处表示熔丝接通，因此可编程点上处处 都打都打或或 。 东北大学电子技术基础第7章可 编程逻辑器 PLD中阵列交叉点的逻辑表示中阵列交叉点的逻辑表示 PLD逻辑阵列中交叉点的连接方式采用图逻辑阵列中交叉点的连接方式采用图 7-7所示的几种逻辑表示。所示的几种逻辑表示。 PLD器件被用户编程后，可编程点上的熔丝有的器件被用户编程后，可编程点上的熔丝有的 烧断，有的接通。编烧断，有的接通。编 程后可在编程点上仍打有程后可在

29、编程点上仍打有， 这时的这时的表示可编程点被编程后熔丝接通。表示可编程点被编程后熔丝接通。 东北大学电子技术基础第7章可 编程逻辑器 PLD中阵列交叉点的逻辑表示中阵列交叉点的逻辑表示 PLD逻辑阵列中交叉点的连接方式采用图逻辑阵列中交叉点的连接方式采用图 7-7所示的几种逻辑表示。所示的几种逻辑表示。 熔丝烧断的可编程点上的熔丝烧断的可编程点上的消失，行线和列线不消失，行线和列线不 相接，这种情况用图相接，这种情况用图 (c)表示。表示。 东北大学电子技术基础第7章可 编程逻辑器 PLD中与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示 与阵列如图与阵列如图(a)所示。所示。在二极管与门的

30、各支路在二极管与门的各支路 与输出之间接入熔丝。与输出之间接入熔丝。 熔丝保留的各支路的输熔丝保留的各支路的输 入为有效输入，输出入为有效输入，输出F 是熔丝保留各支路输入是熔丝保留各支路输入 的与逻辑函数。图的与逻辑函数。图 (b) 是是PLD表示。表示。 图图 (a)和图和图 (b)是熔丝全部保留的与阵列表示情况。是熔丝全部保留的与阵列表示情况。 F(A，B，C)=0。 东北大学电子技术基础第7章可 编程逻辑器 PLD中与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示 图图 (c)是烧断是烧断3个熔丝的情况，图个熔丝的情况，图 (d)是图是图 (c) 的的PLD表示。表示。 东北大学电子

31、技术基础第7章可 编程逻辑器 PLD中与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示 可编程或阵列，其构成原理与可编程的与可编程或阵列，其构成原理与可编程的与 阵列相同。阵列相同。 东北大学电子技术基础第7章可 编程逻辑器 PLD中与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示 图图 (c)是烧断是烧断1个熔丝的情况，图个熔丝的情况，图 (d)是图是图 (c) 的的PLD表示。表示。 东北大学电子技术基础第7章可 编程逻辑器 PLD的逻辑表示的逻辑表示 PLD中基本逻辑单元的中基本逻辑单元的PLD表示表示 输入缓冲器和反馈缓冲器输入缓冲器和反馈缓冲器 输出极性可编程的异或门输出极性可编

32、程的异或门 地址选择可编程的数据选择器地址选择可编程的数据选择器 可编程数据分配器的逻辑表示可编程数据分配器的逻辑表示 激励方式可编程的时序记忆单元的激励方式可编程的时序记忆单元的PLD表示表示 PLD中与阵列的缺省表示中与阵列的缺省表示 双向输入双向输入/输出和反馈输入的逻辑表示输出和反馈输入的逻辑表示 东北大学电子技术基础第7章可 编程逻辑器 输入缓冲器和反馈缓冲器输入缓冲器和反馈缓冲器 在在PLD中有二种特殊的缓冲器，它们是输中有二种特殊的缓冲器，它们是输 入缓冲器和反馈缓冲器，这二种缓冲器有入缓冲器和反馈缓冲器，这二种缓冲器有 相同的电路构成，图相同的电路构成，图7-10给出它们的给出

33、它们的PLD 表示，它们是单输入、双输出的缓冲器单表示，它们是单输入、双输出的缓冲器单 元，一个是高有效输出端，即同极性输出元，一个是高有效输出端，即同极性输出 端。另一个是低有效输出端，即反极性输端。另一个是低有效输出端，即反极性输 出端。出端。 东北大学电子技术基础第7章可 编程逻辑器 输入缓冲器和反馈缓冲器输入缓冲器和反馈缓冲器 与曾经学过的输出三态缓冲器不同，注意二与曾经学过的输出三态缓冲器不同，注意二 者之间的区别。者之间的区别。 输入缓冲器和反馈缓冲器输出只有输入缓冲器和反馈缓冲器输出只有0、1两个两个 逻辑状态。而输出三态缓冲器除了有逻辑状态。而输出三态缓冲器除了有0、1两两 个

34、逻辑状态外，还有一个称为高阻个逻辑状态外，还有一个称为高阻(Z)的状的状 态。态。 东北大学电子技术基础第7章可 编程逻辑器 输出极性可编程的异或门输出极性可编程的异或门 在在PLD中为了实现输出极性可编程，常中为了实现输出极性可编程，常 采用图采用图 (a)所示的异或门结构。所示的异或门结构。 PPQ 1 0 当熔丝烧断，异或门输出极性为低有效，即当熔丝烧断，异或门输出极性为低有效，即 否则异或门输出高有效否则异或门输出高有效Q0=P 0=P。 东北大学电子技术基础第7章可 编程逻辑器 输出极性可编程的异或门输出极性可编程的异或门 图图 (b)是编程后熔丝保留，输出极性编程为是编程后熔丝保留

35、，输出极性编程为 高有效。高有效。 图图 (c)是编程熔丝烧断，输出极性编程为是编程熔丝烧断，输出极性编程为 低有效。低有效。 东北大学电子技术基础第7章可 编程逻辑器 地址选择可编程的数据选择器地址选择可编程的数据选择器 地址选择可编程的数据选择器如图地址选择可编程的数据选择器如图7-12所示。所示。 地址选择端编程后，若列线与行线相接且接地，其输地址选择端编程后，若列线与行线相接且接地，其输 入为逻辑入为逻辑0。否则，列线与行线断开其输入为逻辑。否则，列线与行线断开其输入为逻辑1。 二选一数二选一数 据选择器据选择器 四选一数四选一数 据选择器据选择器 根据编程情况，地址选择端的输入有根据

36、编程情况，地址选择端的输入有00，01，10，11 四种情况。四种情况。 东北大学电子技术基础第7章可 编程逻辑器 可编程数据分配器的逻辑表示可编程数据分配器的逻辑表示 可编程逻辑分配器如图可编程逻辑分配器如图7-13所示。所示。 图图7-13 可编程逻辑分配器可编程逻辑分配器 图中的核心部分是图中的核心部分是 可编程逻辑分配器可编程逻辑分配器 可编程熔丝可编程熔丝S1S0的不同编程值，的不同编程值， 使乘积项簇分别被分配到使乘积项簇分别被分配到n+1号、号、 n号、号、n-1号、号、n-2号宏单元。号宏单元。 FUSE1正常时正常时(默认默认 状态状态)不熔断，乘积不熔断，乘积 项簇的信号传

37、不到项簇的信号传不到n 号宏单元。号宏单元。 若编程后若编程后FUSE1熔断，熔断， 乘积项簇信号可以传乘积项簇信号可以传 到到n号宏单元。号宏单元。 如果如果FUSE2熔熔 断，异或门反极断，异或门反极 性传输，否则异性传输，否则异 或门原极性传输，或门原极性传输， n号宏单元接收号宏单元接收 信号与乘积项簇信号与乘积项簇 信号同相。信号同相。 东北大学电子技术基础第7章可 编程逻辑器 激励方式可编程的时序记忆单元的激励方式可编程的时序记忆单元的PLD表示表示 时序记忆单元有二种，即锁存器和触发器。时序记忆单元有二种，即锁存器和触发器。 输出的状态只受输入激励信号控制的时序输出的状态只受输入

38、激励信号控制的时序 记忆单元是锁存器。记忆单元是锁存器。 只有在时钟信号控制下才能得到受输入激只有在时钟信号控制下才能得到受输入激 励信号决定的相应输出状态的时序记忆单励信号决定的相应输出状态的时序记忆单 元是触发器。元是触发器。 二种时序记忆单元的根本区别是输出状态二种时序记忆单元的根本区别是输出状态 的变化是否取决于时钟信号的控制。的变化是否取决于时钟信号的控制。 东北大学电子技术基础第7章可 编程逻辑器 激励方式可编程的时序记忆单元的激励方式可编程的时序记忆单元的PLD表示表示 图图7-14是激励方式可编程的时序记忆单元是激励方式可编程的时序记忆单元 的的PLD表示。表示。 通过编程，使

39、通过编程，使R/L端为端为 0，Q端的输出状态只与端的输出状态只与 激励信号有关并受激励信号有关并受D决决 定，图所示电路为定，图所示电路为D锁锁 存器。存器。 通过编程，若使通过编程，若使R/L端端 为为1，电路只有在时钟，电路只有在时钟 脉冲信号脉冲信号CLK的驱动的驱动 下，下，Q端的状态变化受端的状态变化受 D端的激励信号决定，端的激励信号决定， 该电路具有该电路具有D触发器功触发器功 能。能。 东北大学电子技术基础第7章可 编程逻辑器 PLD中与阵列的缺省表示中与阵列的缺省表示 在在PLD器件与阵列中常看到图器件与阵列中常看到图7-15中给出中给出 的几种表示。输出为的几种表示。输出

40、为Z1的与门的与门4个输入变个输入变 量全部被编程后输入，量全部被编程后输入，4个交叉点均画个交叉点均画。 因此，因此， 0 1 BBAAZ 东北大学电子技术基础第7章可 编程逻辑器 PLD中与阵列的缺省表示中与阵列的缺省表示 0 2 BBAAZ 同理：同理：Z2为为Z1的缺省表示。这时的阵列交的缺省表示。这时的阵列交 叉点上均未画叉点上均未画，而在与门符号内却画有，而在与门符号内却画有 ， 。 东北大学电子技术基础第7章可 编程逻辑器 PLD中与阵列的缺省表示中与阵列的缺省表示 输出为输出为Z3的与门输入阵列交叉点上无的与门输入阵列交叉点上无，与门符，与门符 号内也无号内也无，这是浮动状态的

41、逻辑表示。浮动输，这是浮动状态的逻辑表示。浮动输 入状态代表与阵列编程后熔丝全部熔断，入状态代表与阵列编程后熔丝全部熔断，4个输个输 入全都不同与门相接，相当与门输入悬空，与门入全都不同与门相接，相当与门输入悬空，与门 输出为高电平，即输出逻辑输出为高电平，即输出逻辑“1” 东北大学电子技术基础第7章可 编程逻辑器 双向输入双向输入/输出和反馈输入的逻辑表示输出和反馈输入的逻辑表示 双向输入双向输入/输出和反馈输入结构是输出和反馈输入结构是PLD结构的特点结构的特点 之一，之一， 乘积项乘积项Pn+1为三态输出缓冲器的使能端控为三态输出缓冲器的使能端控 制信号。制信号。 1 Sm Sm Fee

42、dback=Sm 东北大学电子技术基础第7章可 编程逻辑器 双向输入双向输入/输出和反馈输入的逻辑表示输出和反馈输入的逻辑表示 由于各阵列交叉点全打有由于各阵列交叉点全打有，所以，所以n+1号与门输出号与门输出 为逻辑为逻辑“0”，三态输出缓冲器禁止，其输出为高，三态输出缓冲器禁止，其输出为高 阻。阻。 0 高阻高阻 加到与加到与 阵列上阵列上 东北大学电子技术基础第7章可 编程逻辑器 逻辑阵列的逻辑阵列的PLD表示法应用举例表示法应用举例 二位串行进位加法器的原理框图如图二位串行进位加法器的原理框图如图7-18(a) 所示。所示。 输入输入输入输入输入输入 1iii1iii1iii1iiii

43、 CBACBACBACBAS 输入输入输出输出 1ii1iiiii CBCABAC 其阵列表示如图其阵列表示如图7-18(b)所示。所示。 东北大学电子技术基础第7章可 编程逻辑器 逻辑阵列的逻辑阵列的PLD表示法应用举例表示法应用举例 1iii1iii1iii1iiii CBACBACBACBAS 1ii1iiiii CBCABAC 东北大学电子技术基础第7章可 编程逻辑器 7.3 通用阵列逻辑通用阵列逻辑GAL GAL (Generic Array Logic)的结构及其的结构及其 工作原理工作原理 GAL的基本阵列结构的基本阵列结构 GAL的工作模式和逻辑组态的工作模式和逻辑组态 GAL

44、16V8的编程的编程 GAL22V10介绍介绍 VHDL语言介绍语言介绍 GAL应用举例应用举例 东北大学电子技术基础第7章可 编程逻辑器 7.3 通用阵列逻辑通用阵列逻辑GAL GAL的结构及其工作原理的结构及其工作原理 GAL的基本阵列结构的基本阵列结构 通用型通用型GAL16V8的电路结构的电路结构 GAL16V8的结构控制字的结构控制字 GAL16V8的的OLMC GAL的工作模式和逻辑组态的工作模式和逻辑组态 GAL16V8的编程的编程 东北大学电子技术基础第7章可 编程逻辑器 GAL的基本阵列结构的基本阵列结构 图图7-19给出给出GAL的基本结构框图。的基本结构框图。 东北大学电

45、子技术基础第7章可 编程逻辑器 逻辑宏单元逻辑宏单元 输入输入/输出口输出口 输入口输入口 时钟信时钟信 号输入号输入 使能控制使能控制 可编程与阵列可编程与阵列 固定或阵列固定或阵列 2，3，4，5， 6，7，8，9是是 专用输入引脚专用输入引脚 1，11，12，13，14， 17，18，19各引脚各引脚 可通过编程组态设可通过编程组态设 为输入引脚为输入引脚 12，13，14，17， 18，19各引脚可通各引脚可通 过编程组态设为输过编程组态设为输 出引脚，出引脚，15，16专专 用输出引脚用输出引脚 东北大学电子技术基础第7章可 编程逻辑器 GAL16V8的结构控制字的结构控制字 GAL

46、和和PAL不同之处是不同之处是GAL的输出电路增加的输出电路增加 了输出逻辑宏单元了输出逻辑宏单元OLMC (Output Logic MacroCell)。GAL的输出电路可编程。的输出电路可编程。 GAL的结构控制字有的结构控制字有5种，种，82位：位： SYN：同步控制字：同步控制字1位，对位，对8个宏单元是公共的；个宏单元是公共的； AC0：结构控制字：结构控制字1位，对位，对8个宏单元是公共的；个宏单元是公共的； AC1(n)：结构控制字：结构控制字8位，每个宏单元一个；位，每个宏单元一个； XOR(n)：极性控制字：极性控制字8位，每个宏单元一个；位，每个宏单元一个； PTD：乘积

47、项禁止控制字：乘积项禁止控制字64位，每个与门一个。位，每个与门一个。 东北大学电子技术基础第7章可 编程逻辑器 GAL16V8的的OLMC的内部电路构成的内部电路构成 OLMC的内部电路构成如图的内部电路构成如图7-21所示。所示。 乘积项乘积项 多路开多路开 关关 输出多输出多 路开关路开关 三态多路三态多路 开关开关 反馈多反馈多 路开关路开关 来自来自1 号引脚号引脚 导导 通通 高高 阻阻 OE=1,导通导通 OE=0,高阻高阻 用户编程决定用户编程决定 输出三态输出三态 缓冲器状态缓冲器状态 VCC 地电平地电平 OE 第一与项第一与项 0 0 0 1 1 0 1 1 TSMUX

48、输入信号输入信号 AC0AC1(n) 表表7-1 AC0AC1(n)对对TSMUX控制表控制表 Q端信号端信号 本级输出端本级输出端 邻级输出邻级输出 地电平地电平 反馈缓冲器输反馈缓冲器输 入端信号来源入端信号来源 寄存器寄存器Q端端 本级输出本级输出 邻级输出邻级输出 地电平地电平 1 0 1 1 0 1 0 0 FMUX 输入信号输入信号 AC0 AC1(n) AC1(m) 表表7-2 AC0AC1对对FMUX控制表控制表 东北大学电子技术基础第7章可 编程逻辑器 AC0和和AC1(n)对对TSMUX的全部控制作用见的全部控制作用见 表表7-1。 导导 通通 高高 阻阻 OE=1,导通导

49、通 OE=0,高阻高阻 用户编程决定用户编程决定 输出三态输出三态 缓冲器状态缓冲器状态 VCC 地电平地电平 OE 第一与项第一与项 0 0 0 1 1 0 1 1 TSMUX 输入信号输入信号 AC0AC1(n) 表表7-1 AC0AC1(n)对对TSMUX控制表控制表 东北大学电子技术基础第7章可 编程逻辑器 FMUX的全部控制功能如表的全部控制功能如表7-2所示。所示。 Q端信号端信号 本级输出端本级输出端 邻级输出邻级输出 地电平地电平 反馈缓冲器输反馈缓冲器输 入端信号来源入端信号来源 寄存器寄存器Q端端 本级输出本级输出 邻级输出邻级输出 地电平地电平 1 0 1 1 0 1 0

50、 0 FMUX 输入信号输入信号 AC0 AC1(n) AC1(m) 表表7-2 AC0AC1对对FMUX控制表控制表 东北大学电子技术基础第7章可 编程逻辑器 GAL的工作模式和逻辑组态的工作模式和逻辑组态 GAL16V8、GAL20V8系列器件的系列器件的OLMC 有寄存器模式、复杂模式、简单模式三种有寄存器模式、复杂模式、简单模式三种 工作模式。工作模式。 用户通过输出引脚定义方程确定用户通过输出引脚定义方程确定OLMC的的 工作模式。输出引脚定义方程有工作模式。输出引脚定义方程有A型、型、B 型、型、C型三种。型三种。 它们与工作模式的关系如表它们与工作模式的关系如表7-3所示。所示。

51、 东北大学电子技术基础第7章可 编程逻辑器 表表7-3 OLMC的工作模式同引脚定义方程的关系的工作模式同引脚定义方程的关系 输出引脚输出引脚 方程类型方程类型 输出引脚输出引脚 定义方程式定义方程式 工作模式工作模式 A型型 B型型 C型型 引脚名引脚名:=逻辑方程式逻辑方程式 引脚名引脚名=逻辑方程式逻辑方程式 引脚名引脚名.OE=逻辑方程式逻辑方程式 引脚名引脚名= SYN=0，AC0=1 寄存器模式寄存器模式 SYN=1，AC0=1复杂模式复杂模式 SYN=1，AC0=0简单模式简单模式 GAL的工作模式和逻辑组态的工作模式和逻辑组态 东北大学电子技术基础第7章可 编程逻辑器 输出逻辑

52、宏单元三种模式又分为七种逻输出逻辑宏单元三种模式又分为七种逻 辑组态，其隶属关系如表辑组态，其隶属关系如表7-4所示。所示。 GAL的工作模式和逻辑组态的工作模式和逻辑组态 表表7-4 三种模式和七种组态的关系三种模式和七种组态的关系 工作模式工作模式逻辑组态逻辑组态 寄存器模式寄存器模式 复杂模式复杂模式 简单模式简单模式 寄存器输出组态寄存器输出组态 组合输出组态组合输出组态 有反馈组合输出有反馈组合输出 无反馈组合输出无反馈组合输出 无反馈组合输出组态无反馈组合输出组态 本级输出邻级输本级输出邻级输 入组态入组态 相邻输入组态相邻输入组态 东北大学电子技术基础第7章可 编程逻辑器 (a)

53、寄存器模式寄存器输出组态：寄存器模式寄存器输出组态： 寄存器输出寄存器输出 010 功能功能AC1(n)AC0SYN 低有效低有效 高有效高有效 0 1 输出极性输出极性XOR 1脚作为寄存器输出级脚作为寄存器输出级 的公共时钟的公共时钟CK端；端；11 脚作为寄存器输出级的脚作为寄存器输出级的 公共使能公共使能OE端。端。 东北大学电子技术基础第7章可 编程逻辑器 (b)寄存器模式组合输出组态：寄存器模式组合输出组态： 在一个带寄存器在一个带寄存器 GAL中的组合输出中的组合输出 110 功能功能AC1(n)AC0SYN 低有效低有效 高有效高有效 0 1 输出极性输出极性XOR 1和和11

54、号总是分别号总是分别 作为时钟作为时钟CK端和使端和使 能端能端OE。 东北大学电子技术基础第7章可 编程逻辑器 引脚引脚1和和11为输入，所有为输入，所有 输出为组合逻辑输出。输出为组合逻辑输出。 1318号宏单元可构成这号宏单元可构成这 种组态种组态 (c)复杂模式有反馈组合输出组态：复杂模式有反馈组合输出组态： 低有效低有效 高有效高有效 0 1 输出极性输出极性XOR 所有输出为组所有输出为组 合逻辑合逻辑 111 功能功能AC1(n)AC0SYN 东北大学电子技术基础第7章可 编程逻辑器 12，19号宏单元可号宏单元可 构成这种组态构成这种组态 (d)复杂模式无反馈组合输出组态：复杂

55、模式无反馈组合输出组态： 低有效低有效 高有效高有效 0 1 输出极性输出极性XOR 所有输出为组所有输出为组 合逻辑合逻辑 101 功能功能 AC1(n) 失效失效 AC0= SYN SYNAC1(m)= SYN 1 东北大学电子技术基础第7章可 编程逻辑器 15，16号宏单元可构号宏单元可构 成这种组态成这种组态 (e)简单模式无反馈组合输出组态：简单模式无反馈组合输出组态： 所有输出为组所有输出为组 合逻辑合逻辑 001 功能功能AC1(n)AC0SYN 低有效低有效 高有效高有效 0 1 输出极性输出极性XOR 东北大学电子技术基础第7章可 编程逻辑器 15和和16号宏单元也能号宏单元

56、也能 构成这种组态构成这种组态 (f)简单模式本级组合输出邻级输入组态：简单模式本级组合输出邻级输入组态： 所有输出为组所有输出为组 合逻辑合逻辑 001 功能功能AC1(n)AC0SYN 低有效低有效 高有效高有效 0 1 输出极性输出极性XOR 东北大学电子技术基础第7章可 编程逻辑器 输出缓冲器失效输出缓冲器失效 除除15和和16号宏单元外号宏单元外 都可构成这种组态都可构成这种组态 (g)简单模式邻级输入组态：简单模式邻级输入组态： 所有输出为组所有输出为组 合逻辑合逻辑 101 功能功能AC1(n)AC0SYN 无效无效 无效无效 0 1 输出极性输出极性XOR 东北大学电子技术基础

57、第7章可 编程逻辑器 ispGAL22V10 In-System Programmable E2CMOS PLD Generic Array Logic 东北大学电子技术基础第7章可 编程逻辑器 ispGAL22V10 22V10没有结构体控制位，能实现没有结构体控制位，能实现16V8和和20V8所所 能实现的全部功能；能实现的全部功能；22V10具有更多的乘积项，具有更多的乘积项， 增加了增加了2个通用的输入端，其输出使能控制比个通用的输入端，其输出使能控制比 20V8 更好。更好。 22V10的每个输出宏单元可配置成有的每个输出宏单元可配置成有(或没有或没有)寄存寄存 器。器。 22V10

58、的宏单元和的宏单元和16V8的不同。的不同。 用单个乘积项控制输出缓冲器用单个乘积项控制输出缓冲器(寄存器和组合配寄存器和组合配 置置)。 每个输出至少有每个输出至少有8个乘积项是可用的，内部引脚个乘积项是可用的，内部引脚 有更多的乘积项可用。有更多的乘积项可用。 引脚引脚1输入的时钟信号作为组合输入，对于任何输入的时钟信号作为组合输入，对于任何 乘积项都是可用的。乘积项都是可用的。 东北大学电子技术基础第7章可 编程逻辑器 ispGAL22V10 单个乘积项可用来产生一个全局性的异步单个乘积项可用来产生一个全局性的异步 复位信号，使所有内部触发器都复位为复位信号，使所有内部触发器都复位为0。

59、 单个乘积项可用来产生一个全局性的同步单个乘积项可用来产生一个全局性的同步 预置信号，使所有内部触发器在时钟的上预置信号，使所有内部触发器在时钟的上 升沿到来时置位为升沿到来时置位为1。 可以通过编程改变输出极性。在寄存器配可以通过编程改变输出极性。在寄存器配 置下，极性的改变发生在置下，极性的改变发生在D触发器的输出端，触发器的输出端， 而不是在输入端。而不是在输入端。 东北大学电子技术基础第7章可 编程逻辑器 GAL的开发流程的开发流程(开发步骤开发步骤) 建立用户源文件建立用户源文件 用户源文件就是设计者书写的描述所要实现逻辑电路功用户源文件就是设计者书写的描述所要实现逻辑电路功 能的软

60、件程序的集合。其软件程序必须符合某一可编程能的软件程序的集合。其软件程序必须符合某一可编程 逻辑设计语言的语法规范。现在广泛使用的有逻辑设计语言的语法规范。现在广泛使用的有ABEL- HDL，VHDL，Verilog-VHDL等硬件描述语言。等硬件描述语言。 编译用户源文件编译用户源文件 要想使建立起来的用户源文件变成要下载的数据文件要想使建立起来的用户源文件变成要下载的数据文件 (JEDEC)，必须经过若干步的语言处理程序。如语法检，必须经过若干步的语言处理程序。如语法检 查、逻辑化简、功能模拟、时间模拟等。经过专用软件查、逻辑化简、功能模拟、时间模拟等。经过专用软件 处理后，证明用户建立的