非常实用的PCB可靠性设计规范(EMC)[共15页]

1、印制电路板设计规范基本要求目 次目 次I前 言VI1范围12规范性引用文件13术语和定义13.1同步动态随机存储器（Synchronous Dynamic Random Access Memory）13.2双倍速率SDRAM（Double Data Rate SDRAM）13.3四倍数据流SDRAM（Quad-Data Rate SDRAM ）13.4快速随机访问存储器(fast cycle random access memory )13.5RUMBUS DRAM13.6抖动（Jitter）23.7容性耦合（Capacitive coupling）23.8感性耦合（Inductive cou

2、pling）23.9串扰（Crosstalk）23.10偏斜（Skew）23.11建立时间（setup time）23.12保持时间（hold time）23.13传播延迟（Propagation delay）23.14飞行时间（Flight time）23.15模拟信号（Analog signal）23.16数字信号（Digital signal）23.17爬电距离(Creepage Distance):23.18电气间隙(Clearance)34PCB约束规则34.1物理约束规则34.1.1间距34.1.2线宽34.1.3过孔大小44.1.4特殊区域规则44.2电气约束规则45电平和接口5

3、5.1LVTTL55.2LVCMOS55.3GTL/GTL+55.3.1GTL特性65.3.2GTL+特性65.3.3互连拓扑75.4SSTL85.4.1特性85.4.2兼容电平（端接方式）85.5HSTL105.5.1特性105.5.2兼容电平（端接方式）115.6LVDS135.6.1LVDS参数135.6.2LVDS Configurations135.6.3PCB走线要求145.6.4端接155.6.5BLVDS165.6.6MLVDS165.7PECL175.7.1LVPECL参数175.7.2PECL之间的接口195.7.3PCB走线要求195.8CML205.8.1CML参数20

4、5.8.2CML之间的接口205.8.3PCB走线要求205.9LVDS、PECL和CML的接口215.9.1LVPECL与LVDS的接口215.9.2布局布线要求216存储器电路216.1SDRAM216.1.1SDRAM引脚说明及结构框图216.1.2SDRAM的时序分析及计算226.1.3端接236.1.4SDRAM的PCB布线要求246.2DDR246.2.1DDR SDRAM引脚说明及结构框图246.2.2DDR的时序分析及计算246.2.3端接286.2.4DDR的布线要求296.3QDR SDRAM296.3.1QDR SDRAM引脚说明及结构框图296.3.2QDR存储器的时序

5、分析及计算306.3.3端接306.3.4QDR存储器的布局布线要求316.4FCRAM326.4.1FCRAM引脚说明及结构框图326.4.2FCRAM时序分析及计算336.4.3FCRAM端接的选择336.4.4FCRAM布局布线要求346.5RAMBUS DRAM356.5.1RAMBUS DRAM引脚说明及结构框图356.5.2RDRAM的时序要求366.5.3RDRAM的布局布线要求407时钟电路447.1时钟电路的基本原理447.1.1晶体（crystal）和晶振（oscillator）447.1.2时钟驱动器457.1.3时钟锁相环467.1.4时钟信号的端接467.2时钟电路的

6、布局507.3时钟电路的布线508模拟和数模混合电路528.1通用数模混合电路布局布线要求528.2DAC转换器538.2.1DAC转换器原理538.2.2PCB设计548.3ADC转换器原理558.3.1ADC转换器原理558.3.2PCB设计558.4音频电路558.4.1时钟信号568.4.2电源供电电路（地、电源平面的分割）568.4.3按键开关噪声568.4.4电磁干扰568.5视频电路568.5.1时钟电路568.5.2电源供电电路（地/电源平面的分割）578.5.3其他布线要求579常用电源电路布局布线579.1线性稳压电源（LDO）579.1.1性能指标579.1.2电路原理方

7、框图589.1.3外围电路布局要求589.1.4外围电路布线要求589.1.5典型电路分析589.2开关电源599.2.1性能指标599.2.2电路原理方框图599.2.3外围电路布局要求609.2.4外围电路布线要求609.2.5典型电路分析609.3通讯电源模块619.3.1性能指标619.3.2电路原理图619.3.3外围电路布局要求629.3.4外围电路布线要求629.3.5典型电路分析6310以太网6310.1兼容性接口概念介绍6310.2100BASE-T型100Mb/s基带网络介绍6410.3MII6410.3.1MII接口的特点6410.3.2SMII6510.3.3SSMII

8、6611光模块电路6711.1器件选型和PCB板材6711.2器件布局6711.3PCB布线6712接口电路6712.1E1接口6712.1.1电路布局、布线和接地6812.2电话口6912.2.1网络终端的电话口6912.2.2公务接口7012.3网口7112.3.1电路7212.3.2电路布局、布线7212.3.3电源和地层的连接7313附录7313.1走线的载流能力7313.2过孔和电流的关系7513.3安全间距76印制电路板设计规范基本要求1 范围本标准规定了PCB设计过程中必须遵守的各项基本要求。本标准适用于公司EDA设计。2 规范性引用文件3 术语和定义下列术语和定义适用于本标准。

9、3.1 同步动态随机存储器（Synchronous Dynamic Random Access Memory）同步动态随机存储器（Synchronous Dynamic Random Access Memory）的简称是SDRAM。,同步是指时钟频率与CPU前端总线的系统时钟频率相同,并且内部的命令的发送数据和数据的传输都以它为准；动态是指存储阵列需要不断刷新来保证数据不丢失；随机是指数据不是线性一次存储,而是自由指定地址进行数据的读写。3.2 双倍速率SDRAM（Double Data Rate SDRAM）双倍速率同步动态随机存储器（Double Data Rate SDRAM）简称DDR

10、 SDRAM,DDR SDRAM在原有的SDRAM的基础上改进而来。DDR SDRAM可在一个时钟周期内传送两次数据。3.3 四倍数据流SDRAM（Quad-Data Rate SDRAM ）四倍数据流SDRAM（Quad-Data Rate SDRAM ）简称QDR SDRAM,是在DDR SDRAM的基础上发展起来的存储器。与DDR SDRAM或SDRAM不同的是,QDR SDRAM可在一个时钟周期内传送四次数据（两次读与两次写数据）。3.4 快速随机访问存储器(fast cycle random access memory )快速随机访问存储器(fast cycle random acc

11、ess memory )简称FCRAM,创造性地把DRAM型器件的密度优势与高速SRAM相对应的随机周期时间性能结合在一起。3.5 RUMBUS DRAMRUMBUS DRAM简称RDRAM,是Rambus公司开发的具有系统带宽的新型DRAM,它能在很高的频率范围内通过一个简单的总线传输数据。RDRAM更象是系统级的设计,它包括下面三个关键部分：（1）基于DRAM的Rambus（RDRAM）；（2）Rambus ASIC cells（专用集成电路单元）；（3）内部互连的电路,称为Rambus Channel（Rambus通道）。3.6 抖动（Jitter）脉冲的输出边缘与其理想位置的偏差。从产

12、生原因上可分为两种基本类型：随机抖动和非随机抖动（即确定性抖动）,总抖动为两者之和。从表现形式上可分为三种基本类型：周期差抖动（Cycle-cycle jitter）周期抖动（Period jitter）长期抖动（Long-term jitter）。3.7 容性耦合（Capacitive coupling）容性耦合,即电场耦合,引发耦合电流,干扰源上的电压变化在被干扰对象上引起感应电流而导致电磁干扰。3.8 感性耦合（Inductive coupling）感性耦合,即磁场耦合,引发耦合电压,干扰源上的电流变化产生的磁场在被干扰对象上引起感应电压从而导致的电磁干扰。3.9 串扰（Crosstal

13、k）容性耦合信号和感性耦合信号统称为串扰。3.10 偏斜（Skew）同时发生的两个信号在到达时间上的差异,包括驱动器件自身的输出偏斜（内部偏斜）和由电路板线路的布线差异引起的电路板延时的差异（外部偏斜）。偏斜通过改变时钟边沿的到达来直接影响系统时序裕度,系统工作速度越高,偏斜在时钟周期占用比例越大,此时必需将时钟偏斜减小3.11 建立时间（setup time）建立时间是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿被打入触发器。3.12 保持时间（hold time）保持时间是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间,如果保

14、持时间不够,数据同样不能被打入触发器。3.13 传播延迟（Propagation delay）信号在传输线上传输的延时称为传播延迟。3.14 飞行时间（Flight time）飞行时间包含了传播延迟和信号上升沿变化两部分。3.15 模拟信号（Analog signal）是时间连续、数值也连续的物理量,它具有无穷多的数值。常为人们所熟知的许多物理量例如,温度,压力,速度,声音,重量以及位置等均是属于模拟性质的。而对于周期性模拟信号的基本参数之一是频率（f）,也可用周期（T）来表示。两者之间的关系是f=1/T。3.16 数字信号（Digital signal）是时间上和数值上都是离散的,常用0和1

15、来表示（即逻辑0和逻辑1）。能将模拟信号转换成数字信号的电路,称为模数转换器（简称A/D 转换器 Analog to Digital Converter的缩写）；反之,而能将数字信号转换成模拟信号的电路,通常称为数字转换器（简称 D/A转换器 Digital to Analog Converter的缩写）。3.17 爬电距离(Creepage Distance):设备中两导体间或一导体与搭接件之间沿着绝缘表面的最短距离。3.18 电气间隙(Clearance)设备中两导体间或一导体与搭接件之间通过空气的最短距离,即二者的视线距离。4 PCB约束规则布局布线时不仅要满足PCB制造和组装的工艺要求

16、（通常所指的物理约束规则）,如最小线宽、线间距、过孔大小等,同时还要满足不同网络的布线要求,如电源网络要求有足够的线宽以满足电流的要求,在BGA区域有时则要求有比较细的走线和较小的过孔。此外还有包括一些电气要求,比如阻抗控制、信号时序要求等（通常所指的电气约束规则）。物理约束和电气约束构成了设计约束。对于简单的设计,约束规则可以根据工艺要求和网络的电气属性等做出。对于复杂的设计,出于对信号完整性和EMC设计的考虑,往往需要结合仿真工具来获得约束规则,并通过约束管理器来进行规则设置。4.1 物理约束规则物理规则设置主要从四个方面着手,间距、线宽、过孔和特殊区域规则。4.1.1 间距间距指的是PC

17、B上两个元素之间的距离,这个距离通常是两个元素边缘距边缘的距离,不是中心至中心的距离。一般需要设置的间距规则有：焊盘到焊盘间距、线到焊盘间距、线到过孔间距、线到线间距等等。目前PCB供应商批量板的最小间距可以做到mil,内层甚至可以做到mil的间距。在设置间距规则时,不能将所有的间距都设置到mil,而是要参照印制电路板设计规范工艺性要求要求的那样“在组装密度许可的情况下,尽量选用较低密度布线设计,以提高无缺陷和可靠性的制造能力。”布线密度一般的板将间距设置成8mil,超高密度板设置到5mil,低密度板设置到10mil左右。另外,大面积铜箔（shape）的间距和测试点的间距与其它的间距不同需要另

18、外再设置。除了满足工艺性要求之外还要满足安全性设计要求。4.1.1.1 焊盘、过孔和线间距布线密度一般的板将间距设置成8mil,超高密度板设置到6mil甚至5mil,低密度板设置到10mil左右。对于一些时钟和模拟信号等易干扰网络则需要将这些信号按照3W原则进行约束。4.1.1.2 铜箔间距考虑到表层铺铜在进行手焊的时候容易和器件焊盘发生短路,并且铜箔离信号线过近可能给信号线带来串扰,并影响信号线的阻抗。所以铜箔的间距设置需要加大至12mil以上。对于内层的铺铜则需要参考印制电路板设计规范工艺性要求,尽量选用较低密度布线设计,以提高无缺陷和可靠性的制造能力,8mil以上的间距是必需的,可以和外

19、层一样采用12mil间距进行设计。4.1.1.3 测试点间距测试点的间距规则需要参考规范04.100.3 印制电路板设计规范生产可测性要求的内容进行设计。其中,应该优先按照推荐值进行约束,当推荐值不能满足要求的时候,则局部地方再按照最小值进行约束。4.1.2 线宽线宽的设置通常要考虑阻抗、过电流等因素,一般信号通常设置成6mil8mil左右,对于终端产品和甚高密度板可以设置成5mil左右。电源和地信号的线宽通常按照下面的估算方法：外层铜厚1oz时1A/mm线宽,内层0.5A/mm线宽,短线电流加倍。不过,对于电源和地信号的去耦合电容和一些上、下拉电阻来说,电流不是很大,可以将这些线宽设置成12

20、mil15mil。具体请参考附录1走线的过电流能力。1 oz（盎司）35 um35*10-6m4.1.3 过孔大小统一选择公司标准库中的过孔,选择过孔的时候需要参考工艺性要求和PCB供应商的生产能力,通常孔径板厚比不能小于1：10,选用小的过孔可以减少设计的工作量,但是由于供应商的工艺能力不高,会导致PCB缺陷率高,可靠性也会降低。所以,选择适当的过孔很重要,对于2mm板优选公司库中0.25mm孔径的过孔,高密度板则选用或者局部选用0.2mm孔径的过孔,特殊区域的则可以选择更小的过孔或者使用盲、埋孔。同时在PCB设计中尽量减少过孔的种类,以提高可制造性。电流较大的网络,比如电源模块的输入、输出

21、等信号需要使用较大的过孔或者采用多个过孔连接,过孔的承载电流的能力按照这个格式进行简单估算：DW/,这里,可以约等于3,W为线宽。可见,为了承载相同的电流值,过孔的直径至少应为线宽的1/3。因为过孔的沉铜厚度一般为20m,稍大于0.5OZ,所以,应选用0.5OZ的表层布线载流能力。以上估算,仅考虑了自然冷却、通孔的情况,没有考虑过孔的层间传热效应,对于其它较为复杂的情况,如盲、埋孔等亦没有考虑,如要准确计算出确切的温度场分布图,需要借助专业的热场仿真工具。具体请参考附录2孔的过电流能力。4.1.4 特殊区域规则很多时候设计中不同的区域有不同的走线要求,比如对于BGA封装芯片下方的走线,则希望具

22、有更窄的线宽,更小的间距以及使用特殊的过孔。对于这些区域可以将其定义为特殊的约束区域,并设定特殊的布线规则。4.2 电气约束规则电气约束集用于制定单个网络电气行为的规则,例如时序要求,噪声容限等。一般情况下只有在涉及到高速走线信号完整性问题时才进行电气约束设置。对于高速走线的判定,可以参考下面的建议。对于数字电路,当驱动器件的上升时间（tr）与下降时间（tf）中的较小者小于信号传输线延迟时间的6倍时,应称为高速电路。对于模拟电路,当驱动器件的上升时间（tr）与下降时间（tf）中的较小者小于信号传输线延迟时间的12倍时,应称为高速电路。Tpd为传输线传输延迟,单位为ns/长度（或ps/长度）。将

23、1/6 tr的等效传输线长度作为高速数字电路的判别长度Ld；将1/12 tr的等效传输线长度作为高速模拟电路的判别长度La。假设不存在负载的分布电容,以FR4作为介质,外层传输线Tpd取5.82ps/mm,内层传输线Tpd取7.076ps/mm。下表1为高速电路的参考界定表。当信号线长度大于表1中对应的值时,界定为高速电路。表1 高速走线的界定参考tr（ns）数字电路模拟电路内层Ld （mm）外层Ld （mm）内层La （mm）外层La （mm）818822994114.55117.5143.158.871.6370.585.935.343123.528.611.814.30.614.117.

24、278.60.255.87.233.60.12.42.91.21.4目前常用的电气约束主要有：传输延迟、相对传输延迟、拓扑结构、串扰要求、差分对的相位和间距等等,所有的这些约束基本上都需要通过仿真或者参考相关的数据手册来取得结果,并根据仿真和相关的数据手册来进行约束的设置。5 电平和接口本节主要简单描述电平标准、特性和走线的基本要求。5.1 LVTTLLVTTL（Low-voltage Transistor-To-Transistor Logic）是由JEDEC在1994年正式制定的一种单端信号连接的数字逻辑标准。LVTTL是一种通用的数字逻辑标准,应用非常广泛,被数字逻辑器件厂商普遍采用。L

25、VTTL标准分为3.3V LVTTL、2.5V LVTTL和1.8V三种,主要性能参数如表2所示：表2 LVTTL主要性能参数VCC 电平VOHVOLVIHVIL传输带宽3.3V LVTTL2.4 V0.4 V2.0 V0.8 V133 MHz2.5V LVTTL2.1 V0.4 V1.7 V0.7 V166 MHz1.8V LVTTL1.4 V0.4 V1.1 V0.7 V266 MHz5.2 LVCMOSLVCMOS（low-voltage CMOS）是由JEDEC在1997年正式制定的一种电路逻辑标准,LVCMOS是一种通用的数字逻辑标准,应用非常广泛,被数字逻辑器件厂商普遍采用。LVC

26、MOS标准的主要性能参数下表3所示：疑问：CMOS电平噪声容限好像是：输出为0.9VCC（H）,0.1VCC（L） 输入为0.7VCC（H）,0.3VCC（L）表3 LVCMOS主要性能参数VCC 电平VOHVOLVIHVIL3.3V LVCMOS2.6 V0.4 V2.0 V0.8 V2.5V LVCMOS1.9 V0.4 V1.7 V0.7 V1.8V LVCMOSVCC -0.4 V0.4 V0.7 VCC0.2 VCC1.5V LVCMOSVCC -0.4 V0.4 V0.7 VCC0.2 VCC5.3 GTL/GTL+GTL（Gunning Transceiver Logic）,射电

27、收发器逻辑,是降压摆幅（小于 1 V）、 漏极开路输出与差动输入的JEDEC标准,是一个高速、高带宽的总线标准,功耗低。GTL+（Gunning Transceiver Logic Plus）,也称GTLP,增强性射电收发器逻辑,是GTL的派生。GTLP是一种单端低电压标准,具有开关速度高和噪声容限大的优点。GTL /GTL+逻辑主要用于奔腾CPU、背板和线路卡之间的连接。5.3.1 GTL特性GTL DC工作特性如表4所示。表4 GTL DC工作特性符号Symbol参数Parameter条件Condition最小值Min典型值Typical最大值Max单位UnitVTTTermination

28、 Voltage 1.14 1.2 1.26 VVREFReference Voltage (2/3)VTT-2%(0.74) 0.8 (2/3)VTT+2% (0.86) V VIHHigh-Level Input Voltage VREF+0.05 (0.79) 0.83 V VILLow-Level Input Voltage 0.77 VREF-0.05 (0.81) V VOHHigh-Level Output Voltage Depend on VTTand RTTVOLLow-Level Output Voltage IOL=40mA0.2 0.4 VIOHHigh-Level

29、Output Current Depend on VTTand RTTIOLLow-Level Output Current VOL=0.4V32 mAIOLLow-Level Output Current VOL=0.2V 40 mA注1：VREF可以由芯片自身产生或芯片外电路产生,但是一定要跟随VTT电压的变化,VTT上的电压波动要能同时反映到VREF上来,即两者严格满足VREF(2/3)VTT的比例关系,以达到最佳的噪声容限。注2：除了VTT、VREF的值要严格满足表4的要求外,其余参数值只是典型的工作条件,不是规范要求。5.3.2 GTL+特性GTL+ 的DC工作特性如表5所示。表5

30、GTL+ DC工作特性符号参数条件最小值典型值最大值单位VTTTermination Voltage1.351.51.65VVREFReference Voltage(2/3)VTT-2%(0.88)1.0(2/3)VTT+2% (1.12)VVIHHigh-Level Input VoltageVREF+0.10 (0.98)1.2VVILLow-Level Input Voltage0.8VREF-0.10 (1.02)VVOHHigh-Level OutputVoltageDepend on VTTand RTTVOLLow-Level Output VoltageIOL=32mA0.3

31、50.450.6VIOHHigh-Level Output Current Depend on VTTand RTT IOLLow-Level Output CurrentVOL=0.4V36mAIOLLow-Level Output CurrentVOL=0.3V48mA所有在GTL信号电平上运行的器件也能在GTL+信号电平上运行,反之亦然。由于GTL+ 有更高的噪声容限,与GTL相比,GTL+成为首选信号电平。在特殊的抗噪声应用中,除0.8V或1.0V的规范值外,两种标准的VREF还可调整为其它值,从而使高电平状态下与低电平状态下的噪声容限均衡并最大化。 5.3.3 互连拓扑图1是一个点到

32、点的GTL拓扑连接图,图2是一个点到点的GTL+拓扑连接图,两者的区别在于VTT和VREF不一样,在驱动端和接收端的上拉电阻RTT对传输线进行双向并联端接,即使是双向信号传输,在两端也都没有反射,保证了信号的完整性,使GTL逻辑门能应用在超过100MHz下的高速连接中,驱动端的上拉电阻RTT还有在驱动管关断时,通过VTT提供高电平输出的作用（类似OC、OD门）。图1 GTL逻辑门电路点到点的拓扑连接图2 GTL+逻辑门电路点到点的拓扑连接从图1和图2中可以看出,接收端的匹配电阻也是上拉到VTT的,属于非对称直流偏置,当驱动器输出高电平时,驱动管关闭,驱动器通过上拉电阻由电源VTT输出高电平,理

33、论上高电平值接近VTT,高电平驱动电流也很小,但是GTL在高速工作时,由于传输线路上的容性负载,尤其是驱动多负载时分支的存在导致阻抗不连续,产生反射,高电平值会下降,严重时会使高电平噪声容限不够,因此GTL在多负载应用时,要小心设计拓扑结构和匹配电阻值,匹配电阻不能简单的定为50欧姆,因为传输线上容性分布负载的存在会导致等效特征阻抗降低,电阻值的改变,同时会影响驱动电流的大小,建议通过仿真来验证、优化。 当驱动器输出低电平时,驱动管打开,为了将输出拉低,GTL/GTL+要求驱动器有较大的灌电流能力,尤其是GTL+,达48mA,如果上拉电阻值低于50欧姆,灌电流还会增大,因此在改变上拉匹配电阻满

34、足信号完整性的时候,还要注意是否满足驱动器的灌电流要求。 5.4 SSTLSSTL（Stub Series Terminated Logic）是由JEDEC（Joint Electron Device Engineering Council,属于电子工业协会EIA）在1997年正式制定的一种电路逻辑标准,主要应用于SRAM、DDR SDRAM等高速存储器件。5.4.1 特性SSTL包括SSTL_3、SSTL_2和SSTL_18三个标准,分别针对3.3V、2.5V和1.8V三种电压环境。主要性能参数如表6：表6 SSTL主要性能参数VCC 电平VREFVOHVOLVIHVIL传输带宽SSTL_3

35、3.3V0.5V CCVREF +0.6 VVREF -0.6 VVREF+0.2VVREF-0.2VSSTL_2-I2.5V0.5V CCVREF +0.61 VVREF -0.61 VVREF+0.15VVREF-0.15V167 MHzSSTL_2-II2.5V0.5V CCVREF +0.8 VVREF -0.8 VVREF+0.15VVREF-0.15V167 MHzSSTL_181.8V0.5V CCVREF +0.8 VVREF -0.8 VVREF+0.125VVREF-0.125V333 MHz5.4.2 兼容电平（端接方式）SSTL定义了满足不同应用环境的最低输出特性。SS

36、TL_3输出缓冲分为SSTL_3-I和SSTL_3-II两类。5.4.2.1 SSTL_3-I输出缓冲端接方式如图3,对平衡式并联端接负载,SSTL_3-I的输出缓冲是串阻上拉输出缓冲,驱动端需串接25电阻,接收端并联50电阻来平衡传输线阻抗。图3 SSTL_3-I输出缓冲端接方式布局布线要求：(1) 串联电阻（RS）紧靠源端；(2) 并联电阻（RT）放在接收端,布线时最好的连接顺序是先到接收端再到并联端接；(3) 严格控制阻抗,保证阻抗的连续。5.4.2.2 SSTL_3-II输出缓冲端接方式如图4是对于平衡式双并联端接负载,SSTL_3-II的输出端接方式,驱动端串接25电阻,并联50电阻

37、,接收端并联50电阻。图4 SSTL_3-II输出缓冲端接方式布局布线要求：(1) 串联电阻（RS）紧靠源端,源端的并联电阻（RT1）紧靠串联电阻（RS）,在并联电阻（RT1）形成的stub要小于100mil；(2) 接受端并联电阻（RT2）和电容（CLOAD）放在接收端,布线时最好的连接顺序是先到接收端再到并联端接；(3) 严格控制阻抗,保证阻抗的连续。5.4.2.3 SSTL_2-I输出缓冲端接方式如图5,对于平衡式单个并联端接负载的,SSTL_2-I的输出缓冲是串阻上拉输出缓冲,驱动端需串接25电阻,接收端并联50电阻来平衡传输线阻抗。图5 SSTL_2-I输出缓冲端接方式布局布线要求请

38、参考SSTL_3-I的布局布线要求。5.4.2.4 SSTL_2-II输出缓冲端接方式如图6是对于平衡式双并联端接负载,SSTL_2-II的输出端接方式,驱动端串接25电阻,并联50电阻,接收端并联50电阻。图6 SSTL_2-II输出缓冲端接方式布局布线要求请参考SSTL_3-II的布局布线要求。5.4.2.5 SSTL_18输出缓冲端接方式如图7是对于平衡式双并联端接负载,SSTL_18的输出端接方式,驱动端串接20电阻,并联50电阻,接收端并联50电阻。图7 SSTL_18输出缓冲端接方式布局布线要求请参考SSTL_3-II的布局布线要求。5.5 HSTLHSTL（High Speed

39、Transceiver Logic）是由JEDEC在1995年正式制定的一种电路逻辑标准,主要应用于时钟驱动器件、SRAM、DDR SRAM等高速器件。5.5.1 特性HSTL定义了单端输入信号标准、差分输入信号标准和输出缓冲标准。HSTL单端输入信号指的是信号单端发送、差分接收的一种信号传输方式。差分接收器的两个输入端,一个接收信号,另一个提供参考电平VREF。VREF是用来设置接收器的门限电压,其大小通常为单端驱动器输出电压VDDQ的1/2。HSTL差分输入信号标准规定,信号摆幅20到80的边缘变化率小于或等于1V/ns。根据输出缓冲特性的不同,HSTL输出缓冲标准分HSTL-I、HSTL

40、-II、HSTL-III、HSTL-IV四种类型,主要性能参数如表7：表7 HSTL主要性能参数VCC 电平VREFVOHVOLVIHVIL传输带宽HSTL_I/II1.5 V0.5V CCVCC-0.4 V0.4 VVREF+0.1VREF-0.1600 MHzHSTL_III/IV1.5 V0.9 VVCC-0.4 V0.4 VVREF+0.1VREF-0.1600 MHz5.5.2 兼容电平（端接方式）HSTL输出缓冲分为HSTL-I、HSTL-II、HSTL-III、HSTL-IV四种类型,需要各自对应的端接方式。5.5.2.1 HSTL-I输出缓冲端接方式HSTL-I有两种端接方式：

41、无端接负载方式和对称并联端接负载方式。如图8和图9。HSTL-I使用50电阻来平衡传输线阻抗,同时也需要一个外部的VTT来提供上拉电压。图8 SSTL-I输出缓冲端接方式-无端接负载方式图9 SSTL-I输出缓冲端接方式-对称并联端接负载方式布局布线要求：并联电阻（RT）放在接收端,布线时最好的连接顺序是先到接收端再到并联端接。5.5.2.2 HSTL CLASS II输出缓冲端接方式HSTL CLASS II输出缓冲端接方式,如图10和图11所示。图10 HSTL CLASS II输出缓冲端接方式布局布线要求：串联电阻（RS）紧靠源端。图11 HSTL CLASS II输出缓冲端接方式布局布

42、线要求：并联电阻（RT1）和并联电阻（RT2）应分别放在整个链路的两端,布线时最好的连接顺序是并联端接（RT2）驱动器接收器并联端接（RT1）。5.5.2.3 HSTL CLASS III 输出缓冲端接方式HSTL CLASS III和HSTL CLASS II输出缓冲端接方式,如图12和图13所示。图12 HSTL CLASS II输出缓冲端接方式布局布线要求请参考SSTL-I的布局布线要求。5.5.2.4 HSTL CLASS IV 输出缓冲端接方式图13 HSTL CLASS II输出缓冲端接方式布局布线要求请参考HSTL CLASS II的布局布线要求。5.6 LVDSLVDS（Low

43、 Voltage Differential Signaling）是低摆幅、差动信号技术,允许将单个数据以百或者千Mbps传输。这种低摆幅和电流驱动输出产生噪声小,功耗低。大多数LVDS器件是驱动器和接收器,可以传输高速数据达10m的距离。对于板内的差分连接,大多数都是LVDS电平。可能是光模块和芯片之间互连、芯片与芯片之间互连,对于传输信号来说,多是155MHz、622MHz,对于基带信号来说,多是61.44M及其多倍频。5.6.1 LVDS参数ANSI/TIA/EIA-644（LVDS）标准规定的LVDS参数请见表8,实际芯片数据可能会不同。表8 LVDS参数参数描述最小值最大值单位VOD差

44、分输出电压247454mVVOS偏置电压1.1251.375VVODChange to VOD50mVVOSChange to VOS50mVISA,ISB短路电流Short Circuit Current24mAtr/tf输出上升/下降时间（200Mbps）0.261.5ns输出上升/下降时间（200Mbps）0.2630% of tuinsIIN输入电流20uAVTH阈值电压100mVVIN输入电压范围02.4V注：tui是单位周期5.6.2 LVDS Configurations为了避免反射,需要加100端接电阻,电阻尽可能靠近接收端,有些接收器内部已经加了端接电阻。LVDS驱动器和接收

45、器一般都是使用点到点的配置,如图14,也有其他的拓扑/配置。图14 点到点的配置双向通信的配置,同一时间只能允许一个方向发送数据,如图15。需要两个端接电阻,传输距离也要短（2S,差分线与其它TTL/CMOS走线保持在三倍差分走线间距以上,即x3S。如果有铺铜或者地线等需要与差分对保持在两倍间距以上,即x2S,如果是带状线,S2S和2W。如图17,其中x为差分线对间距,S为差分线间距,h为两个参考平面之间的间距,W为差分线线宽。图17 差分线间距图示5.6.3.2 差分对组的走线要求在单板设计中经常需要将4路622MHz信号复用为2.5GHz,或者将16路信号复用为10GHz信号或者相反解复用

46、。那么在设计中就要注意保证4路或者16路信号与对应的随路时钟要保证等长。一般以时钟作为基准,偏差不能大于25mil。如果信号是单向的,一般将收和发要分层布线,以免相互干扰。5.6.4 端接a) 因为驱动器是电流模式的,需要电阻来完成回流。LVDS的沿比较快,走线就会成为传输线,需要端接来减小反射；b) LVDS仅需要一个贴片的端接电阻,电阻一般等于或者稍微大于差分线阻抗。一般大约100,有些芯片内部已经设计了端接电阻；c) 端接电阻尽量靠近接收端放置,走线越短越好,因为长的分支走线会增加电容负载,降低负载阻抗,影响信号质量。所以走线一般在表层,过孔不要大于1个,距离接收端最好小于7mm。5.6

47、.5 BLVDSBLVDS即总线LVDS,是LVDS线的拓展,专门为多点的应用而设计,驱动电流为10mA。5.6.6 MLVDSMLVDS为一种多点LVDS,遵守TIA/EIA-899标准,可最多并联32个lvds设备,传输的速度最高位500mb/s,最远传输的距离为100米。标准的应用如图18,传输线的阻抗和端接电阻（Zt）都为100欧姆。图18 BLVDS标准应用点到点应用如图19所示：图19 点到点应用输出特性如图20所示：图20 输出特性480mV=|VAB|=650mV0VA2.4V 0VB2.4V0V=|VOS|=2.1V布线要求：(1) 差分线的阻抗控制在95至105欧姆之间,最

48、好采用紧耦合的方式布线；(2) 差分对内的两条线长差控制在1mm之内；(3) 优先布mlvds总线,尽量减少线上的过孔；(4) 使mlvds单元尽量靠近插座,以减少stub的长度。5.7 PECLPECL（Positive Emintter-Coupled Logic）是由ECL（Emintter-Coupled Logic）标准发展而来,在PECL电路中省去了负电源,信号的摆幅相对ECL要小,使得逻辑更适合于高速数据的串行和并行连接。在5V和3.3V供电系统中,PECL接口均适用,3.3V供电系统中的PECL常被称作低压PECL,简写为LVPECL。一般光模块与芯片之间都是应用LVPECL电

49、平,有些时钟的差分信号也是采用LVPECL电平的。一般77MHz、155MHz、622MHz、2.5GHz等。5.7.1 LVPECL参数推荐的操作条件如表9所示。表9 LVPECL参数参数描述值单位最小典型最大VEE电源电压-3.80-3.50-3.20VRL输出负载50 to 2V电特性参数如表10所示。表10 参数表 条件：VEE=NOM；Output Load=50 to 2V参数描述值 （075C）单位最小最大VIH输入高电压-1165-880mVVIL输入低电压-1610-1475mVVOH输出高电压（VIn =VIH最大或者VIL最小）-1025-880mVVOL输出低电压（VIn =VIH最大或者VIL最小）-1810-1620mVVBB输出参考电压注-1380-1620mVVOH（C）输出高Corner电压注（VIn =VIH最小或者VIL最大）-1035mVVOL（C）输出低Corner电压注（VIn =VIH最小或者VIL最大）-1610mVIIL输入低电流（VIn =VIL最小）0.5uAVOH输出高电压Tracking per volt of VEE VEE10%35mVVOL输出低电压Tracking per volt of VEE VEE10%65mV注：VBB是内部产生的偏置电压,用于设置输入和输出门