计算机组成原理课程设计报告 完整实现及完整报告

1、计算机组成原理课程设计报告计算机组成原理课程设计报告专 业： 网络工程 学 号： 学生姓名： 指导教师： 2012 年 月 日1 1 课程设计的题目和内容课程设计的题目和内容.31.11.1 课程设计的题目课程设计的题目.31.21.2 课程设计完成的内容课程设计完成的内容.32 2 课程设计的基本要求课程设计的基本要求.33 3 课程设计的具体步骤课程设计的具体步骤.43.13.1 完成系统的总体设计完成系统的总体设计.43.23.2 设计控制器的逻辑结构框图设计控制器的逻辑结构框图.43.33.3 设计机器指令格式和指令系统设计机器指令格式和指令系统.53.43.4 设计时序产生器电路设计

2、时序产生器电路.53.53.5 设计微程序流程图设计微程序流程图.63.63.6 设计操作控制器单元（即微程序控制器）设计操作控制器单元（即微程序控制器）.63.73.7 设计单元电路设计单元电路.73.83.8 编写汇编语言源程序编写汇编语言源程序.83.93.9 机器语言源程序机器语言源程序.83.103.10 编译和功能仿真编译和功能仿真.93.113.11 主要器件电路图主要器件电路图.93.123.12 机器语言源程序的功能仿真波形图及结果分析机器语言源程序的功能仿真波形图及结果分析.104 4 故障现象和故障分析故障现象和故障分析.125 5 心得体会心得体会.136 6 软件清单

3、软件清单.137 7 附录表（微程序流程图）附录表（微程序流程图）.31311 1 课程设计的题目和内容课程设计的题目和内容1.11.1 课程设计的题目课程设计的题目设计一台嵌入式 cisc 模型计算机（采用定长 cpu 周期、联合控制方式） ，并运行能完成一定功能的机器语言程序进行验证，实现方法如下：连续输入 5 个有符号整数（8 位二进制补码表示，用十六进制数输入） ，求最大的负数并输出显示。 说明：5 个有符号数从外部输入； 一定要使用符号标志位（比如说 sf） ，并且要使用为负的时候转移（比如js）或不为负的时候转移（比如 jns）指令。第二类（最高成绩为“良” ）：采用单数据总线结构

4、的运算器，不采用 ram；1.21.2 课程设计完成的内容课程设计完成的内容 1.完成系统的总体设计，画出模型机数据通路框图； 2.设计微程序控制器（cisc 模型计算机）的逻辑结构框图； 3.设计机器指令格式和指令系统； 4.设计时序产生器电路； 5.设计所有机器指令的微程序流程图； 6.设计操作控制器单元；在 cisc 模型计算机中，设计的内容包括微指令格式（建议采用全水平型微指令） 、微指令代码表（根据微程序流程图和微指令格式来设计）和微程序控制器硬件电路（包括地址转移逻辑电路、微地址寄存器、微命令寄存器和控制存储器等。具体电路根据微程序控制器的逻辑结构框图、微指令格式和微指令代码来设计

5、） 。 7.设计模型机的所有单元电路，并用 vhdl 语言（也可使用 gdf 文件-图形描述文件）对模型机中的各个部件进行编程，并使之成为一个统一的整体，即形成顶层电路或顶层文件； 8.由给出的题目和设计的指令系统编写相应的汇编语言源程序； 9.根据设计的指令格式，将汇编语言源程序手工转换成机器语言源程序，并将其设计到模型机中的 rom 中去； 10.使用 eda 软件进行功能仿真，要保证其结果满足题目的要求；（其中要利用 eda 软件提供的波形编辑器，选择合适的输入输出信号及中间信号进行调试。 ）2 2 课程设计的基本要求课程设计的基本要求该课程设计作为一门独立的课程，要求学生掌握 cisc

6、 模型机的组成和工作原理，学会altera max+plus eda 软件的使用，能用 vhdl 语言设计一个能完成一定功能的模型计算机，并通过仿真一个程序的执行来验证模型机设计的正确性。3 3 课程设计的具体步骤课程设计的具体步骤3.13.1 完成系统的总体设计完成系统的总体设计(说明：设计时，外部时钟信号上边沿有效。)3.23.2 设计控制器的逻辑结构框图设计控制器的逻辑结构框图指令寄存器 ir操作码微地址寄存器地址译码控制存储器地址转移逻辑状态条件微命令寄存器p 字段操作控制字段微命令信号操作控制器和时序产生器状态条件寄存器aluacdrr0r1r2pcarromir具有时间标志的操作控

7、制信号输入设备输出设备嵌入式 cisc 模型机外部时钟复位信号fsfcfz说明： 在 t4 内形成微指令的微地址，并访问控制存储器，在 t2 的上边沿到来时，将读出的微指令打入微指令寄存器，即图中的微命令寄存器和微地址寄存器。3.33.3 设计机器指令格式和指令系统设计机器指令格式和指令系统 本模型机中的指令系统中共有 11 条基本指令，下表列出了每条指令的格式、汇编符号和指令功能。助记符号机器格式指令代码test rd0101rd判断正负，锁存 sfjns0110addr若不为负，则 addrpcmov1 rs rd0111rsrdrsrdin1 rd1000rd将数据存到 rd 寄存器mo

8、v rd,data1001rddatadatardcmp rs,rd1010rsrdrs-rd,锁存 cy 和 zijb addr1011addr若小于，则 addrpccmp1 rd data1100datars-data,锁存 cy 和 ziinc rd1101rdrd+1rdjmp addr1110addraddrpcout1 rs1 0 1 1addrrsled说明：对 rs 和 rd 的规定：rs 或 rd选定的寄存器0 0r00 1r11 0r2模型机规定数据的表示采用定点整数补码表示，单字长为 8 位，其格式如下：76 5 4 3 2 1 0符号位尾数3.43.4 设计时序产生器

9、电路设计时序产生器电路 t1、t2、t3、t4 与 clr、q 之间的关系图qclrt1t2t3t4一个 cpu 周期3.53.5 设计微程序流程图设计微程序流程图微程序控制器的设计过程为：（1）根据微处理器结构图、指令格式和功能设计所有机器指令的微程序流程图，并确定每条微指令的微地址和后继微地址；（2）设计微指令格式和微指令代码表；（3）设计地址转移逻辑电路；（4）设计微程序控制器中的其它逻辑单元电路，包括微地址寄存器、微命令寄存器和控制存储器；（5）设计微程序控制器的顶层电路（由多个模块组成） 。(详细微程序流程图参见最后一页附录表详细微程序流程图参见最后一页附录表)3.63.6 设计操作

10、控制器单元（即微程序控制器）设计操作控制器单元（即微程序控制器） （1）设计微指令格式和微指令代码表cisc 模型机系统使用的微指令采用全水平型微指令，字长为 26 位，其中微命令字段为 17 位，p 字段为 3 位，后继微地址为 6 位，其格式如下： 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0load ldpc ldar ldir ldri rd_b rs_b s1 s0 alu_b ldac lddr wr cs sw_b led_b ldfr p1 p2 p3 后继微地址由微指令格式和微程序流程图

11、编写的微指令代码表如下所示，在微指令的代码表中微命令字段从左边到右代表的微命令信号依次为：load、ldpc、ldar、ldir、ldri、rd_b、rs_b、s1、s0、alu_b、ldac、lddr、wr、cs、sw_b、led_b、ldfr。微地址微命令字段p1p2p3后继微地址00000011100110010011110 00000001000001010010110010010110 10000000000010010000010010111110 00001100000010110000010011011110 00001011100011011100110010011110 0

12、0101000100011110001100010011110 00000000000100010001110010011010 00000000000100111100110010011110 00001010000101010000100011011110 00000010000101111100110010011110 01010000000110010000010011011110 00001100100110110000010011011110 00001001000111011100110010011110 00001001100111110000100010001100 0000

13、0000001000110000110010011110 00000000001001010001111000011110 00000000001001101000110010010110 00000000001010010001110010010110 00000000001010110000110010110110 00001011001011010000110110011111 00000000001011110000111110011111 00000000001100010000110110011111 00000000001100111100110010011110 0000101

14、0110000001000110010010110 00000000011000010000110010011110 00000000011000101000110010010110 000000000（2）设计地址转移逻辑电路地址转移逻辑电路是根据微程序流程图 3-2 中的棱形框部分及多个分支微地址，利用微地址寄存器的异步置“1”端，实现微地址的多路转移。由于微地址寄存器中的触发器异步置“1”端低电平有效，与 a4a0 对应的异步置“1”控制信号 se5se1 的逻辑表达式为：se6=(fs)p(3)t4se5=(fc+fz)p(2)t4se4=i7p(1)t4se3=i6p(1)t4se2

15、=i5p(1)t4se1=i4p(1)t4（3）设计微程序控制器中的其它逻辑单元电路，包括微地址寄存器、微命令寄存器和控制存储器；（4）设计微程序控制器的顶层电路（由多个模块组成） 。3.73.7 设计单元电路设计单元电路 设计模型机中的所有单元电路，并用 vhdl 语言（也可使用 gdf 文件-图形描述文件）对模型机中的各个部件进行编程，并使之成为一个统一的整体，即形成顶层电路或顶层文件。嵌入式 cisc 模型机的顶层电路图如下图所示：3.83.8 编写汇编语言源程序编写汇编语言源程序 由给出的题目和设计的指令系统编写相应的汇编语言源程序。算法思想为：采用 r0 寄存器存放从开关输入的任意一

16、个整数，r1 存放要输出的最大负数，r2 存放循环次数，用一个循环程序实现如下：mov r1,80h; 将立即数 80hr1(r1 用于存放最终输出结果)mov r2,0; 将立即数 0r2(r2 用于存放循环次数)l1: in1 r0; 从开关输入任意一个整数 nr0 inc r2; r2 内容自增 1 存入 r2 中 test r0; 测试输入的数是否为负数 jns l2; 若不为负，则跳转 l2 cmp r0，r1; 将 r0 数与 r1 的数进行比较，锁存 cy/fc 和 zi/fz jb l2; 小于,则转到 l2 处执行 mov1 r0,r1 将 r0 的内容存放到 r1 中 jm

17、p l2; 跳转到 l2 处执行l2：cmp1 r2,5 比较循环次数 jb l1; 小于,则转到 l1 继续执行 out1 r1; 否则输出显示 r13.93.9 机器语言源程序机器语言源程序根据设计的指令格式，将汇编语言源程序手工转换成机器语言源程序，并将其设计到模型机中的 rom 中去。与 3.3.8 中汇编语言源程序对应的机器语言源程序如下：助记符 地址（十六进制） 机器代码 功能mov r1,80h; 00 10010001 80hr1 01 10000000mov r2,0; 02 10010010 0r2 03 00000001l1: in1 r0; 04 10000000 sw

18、 r0 inc r2; 05 11010010 r2+1r2 test r0; 06 01010000 80h=r3 jns l2; 07 01100000 l2pc 08 00001111cmp r0，r1; 09 10100001 r0-r1 jb l2; 0a 10110000 l2pc 0b 00001111mov1 r0,r1 0c 01110001 r0r1 jmp l2; 0d 11100000 l2pc 0e 00001111l2：cmp1 r2,5 0f 11000010 r2-5 10 00000101jb l1; 11 10110000 l1pc 12 00000100o

19、ut1 r1; 13 11110100 r1led3.103.10 编译和功能仿真编译和功能仿真 在完成 3.1 至 3.9 的所有设计后，使用 eda 软件对模型计算机（顶层电路或顶层文件）进行编译，编译通过后再进行功能仿真，其中要利用 eda 软件提供的波形编辑器，选择合适的输入输出信号及中间信号进行调试，要保证仿真的结果满足题目的要求。3.113.11 主要器件电路图主要器件电路图（1）aa（微地址寄存器）器件的电路图（2）crom(微程序控制器)器件的电路图3.123.12 机器语言源程序的功能仿真波形图及结果分析机器语言源程序的功能仿真波形图及结果分析（1）一开始程序计数器 pc 的

20、值为 0，往后实现加 1 计数或实现程序转移。第一、第二两条 m0v 指令执行后，r1、r2 的值分别为 80h 和 00h。第三条指令 in1 r0 执行后，输入的数被保存在 r0 中。（2）执行 inc r2，循环次数加 1。执行 test r0，判断输入的数是否为负数，这里输入79，不为负数，执行 jns 跳转 l2。进行 cmp 指令判断循环次数，共需要执行 5 次，此时次数未达到 5 次，执行 jb 跳转 l1 继续输入。（3）此时输入的数是 83，test 测试为负数不执行 jns 跳转，继续往下执行 cmp 比较r0，r1 中数的大小，此时 r0 大于 r1，不执行 jb 跳转，

21、继续往下执行 mov1，将 r0 的数存入 r1 然后执行 cmp1 判断循环次数是否达到上限，此时未达到 5 次，执行 jb 跳转至l1 继续输入。（4）按照这样一个状态反复循环，当到达最后一次时，输入的数为 df,存入 ro 后又往下执行，执行到与 r1 进行比较时，df 比之前存放在 r1 里面的 98 要大，可以看到波形图上r1 的值由 98 变成了 df。（5）然后执行 cmp1 判断循环次数，此时已经是最后一次，执行后跳出循环，不进行 jb 跳转，往下执行 out1 指令，将存放在 r1 中的数输出。前面在仿真开始时，输入的5 个数为：79、83、98、cd、df。要求的是输出最大

22、负数，即要输出 df，因此由波形图可看到 df 已被输出。4 4 故障现象和故障分析故障现象和故障分析在编译和仿真的过程中，虽然没有提示出错误，但是就是输出不了结果，于是先是慢慢检查之前的器件之间有没有连错线，各器件的 vhd 代码有没有写错。在确定好这些准确无误之后，就开始查找汇编代码和机器代码看是否有误，以及流程图否写错。第一次发现是 p(2)测试与 p（3）的伪指令代码写反了，改正后继续方针，发现能够正常执行，但是始终无法输出结果。又仔细核对了一遍伪指令，在确定微指令无误后，发现问题出在了微程序流程图上。无法输出结果的原因是进入了一个无限循环。经过一步步检查，是 cpm1指令流程图少了一

23、个步骤，随后将此步骤添加上去，再改动一下一些需要修改的微指令，然后编译仿真，终于可以得出了正确结果。 5 5 心得体会心得体会这次课程设计，老师在第一次上机课的时候用，让我们按着书本自学了 max+plus 软件的安装步骤以及使用方法。从这次课开始，我才开始接触到 vhd 语言，在自学摸索的过程中，照着书上的步骤把书上给的例子正确编译仿真了一遍，也算是对原理以及步骤有了更进一步的了解，为之后自己做课程设计打下了基础。在接下来的一个星期里，不断的对着书本，不断的自行设计汇编代码啊、指令系统和格式、以及画流程图，刚开始不是很了解，进展得比较慢，有不懂的地方往往会想很久，花了大量的时间和精力。然而觉

24、得最难的就是去调试找错误。因为编译仿真时，软件并没有给出错误提示，但是却又输不出结果，要自己去根据波形图找结果，这一点是最困难的，因为刚开始对波形图还不是看得很明白，随着一次次的反复调试观察，以及向老师和周围的同学询问，慢慢的自己也学会了通过看波形图来准确的找出错误所在。按照这样的步骤，基本上遇到错误都能自行发现解决。经过两周的坚持与不懈，终于将此次课程设计成功完成，实现了 b 类要求的全部功能。通过这次课程设计，我对计算机组成原理有了更进一步的了解，同时也发现了自己的一些不足之处，这次课设让我受益匪浅，使我对计算机的工作原理和流程有了更加深刻的认识，增强了自己的动手设计能力，发散了思维。6

25、6 软件清单软件清单=vhdl 源程序如下：library ieee; use ieee.std_logic_1164.all; entity mux3 is port( id:in std_logic_vector(7 downto 0); sw_b,cs:in std_logic; n1,n2:in std_logic_vector(7 downto 0); ew:out std_logic_vector(7 downto 0) ); end mux3; architecture a of mux3 is begin process(sw_b,cs) begin if(sw_b=0)the

26、n ew=id; elsif(cs=0)then ew=n2; else ew dout dout dout dout dout dout dout dout dout dout dout dout dout dout dout dout dout dout dout dout null; end case; end if; end process; end a;vhdl 源程序如下：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;

27、entity counter is port( q,clr:in std_logic; t2,t3,t4:out std_logic ); end counter; architecture a of counter is signal x:std_logic_vector(1 downto 0); begin process(q,clr) begin if(clr=0)then t2=0; t3=0; t4=0; x=00; elsif(qevent and q=1)then x=x+1; t2=(not x(1) and x(0); t3=x(1) and (not x(0); t4=x(

28、1) and x(0); end if; end process; end a; 设计中 ir、ar、ac、dr、r0、r1、r2 用的都是 ls273。vhdl 源程序如下：library ieee; use ieee.std_logic_1164.all; entity ls273 is port( d:in std_logic_vector(7 downto 0); clk:in std_logic; o:out std_logic_vector(7 downto 0) ); end ls273; architecture a of ls273 is begin process(clk)

29、 begin if(clkevent and clk=1)then o=d; end if; end process; end a;vhdl 源程序如下：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity pc is port( load,ldpc,clr:in std_logic; d:in std_logic_vector(7 downto 0); o:out std_logic_vector(7 downto 0)

30、); end pc; architecture a of pc is signal qout:std_logic_vector(7 downto 0); begin process(ldpc,clr,load) begin if(clr=0)then qout=00000000; elsif(ldpcevent and ldpc=1)then if(load=0)then qout=d; else qout=qout+1; end if; end if; end process; o=qout; end a;vhdl 源程序如下：library ieee; use ieee.std_logic

31、_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity alu is port( a:in std_logic_vector(7 downto 0); b:in std_logic_vector(7 downto 0); s1,s0:in std_logic; bcdout:out std_logic_vector(7 downto 0); sf,cy,zi:out std_logic ); end alu; architecture a of alu is signal aa,bb,te

32、mp:std_logic_vector(8 downto 0); begin process(s1,s0) begin -variable temp1:std_logic_vector(7 downto 0); if(s1=0 and s0=0)then aa=0&a; bb=0&b; temp=aa+bb; bcdout=temp(7 downto 0); cy=temp(8); if(temp=100000000)then zi=1; else zi=0; end if; elsif(s1=0 and s0=1)then if(b(7)=0 and a(7)=1)thenzi=0;cy=1

33、;elsif(b(7)=1 and a(7)=0)thenzi=0;cy=0;else bcdout=a-b; if(ab)then cy=1; zi=0; elsif(a=b)then cy=0; zi=1; else cy=0; zi=0; end if; end if; elsif(s1=1 and s0=0)then aa=0&a; temp=aa+1; bcdout=temp(7 downto 0); cy=temp(8); if(temp=100000000)then zi=1; else zi=0; end if; elsif(s1=1 and s0=1)then -temp1=

34、10000000; bcdout=10000000-a; if(10000000=a)then sf=1; else sf=0; end if; else bcdout=00000000; cy=0; zi=0; end if; end process; end a; vhdl 源程序如下：library ieee; use ieee.std_logic_1164.all; entity mux4 is port( c,d,e,f:in std_logic; x1,x2,x3,x4:in std_logic_vector(7 downto 0); w:out std_logic_vector(

35、7 downto 0) ); end mux4; architecture a of mux4 is signal sel:std_logic_vector(3 downto 0); begin sel=f&e&d&c; process(sel) begin if(sel=1110)then w=x1; elsif(sel=1101)then w=x2; elsif(sel=1011)then w=x3; elsif(sel=0111)then w=x4; else null; end if; end process; end a; vhdl 源程序如下：library ieee; use i

36、eee.std_logic_1164.all; entity ls74 is port( ldfr:in std_logic; sf,cy,zi:in std_logic; fs,fc,fz:out std_logic ); end ls74; architecture a of ls74 is begin process(ldfr) begin if(ldfrevent and ldfr=1)then fc=cy; fz=zi; fs=sf; end if; end process; end a;vhdl 源程序如下：library ieee; use ieee.std_logic_1164

37、.all; entity fen2 is port( wr,led_b:in std_logic; x:in std_logic_vector(7 downto 0); w1,w2:out std_logic_vector(7 downto 0) ); end fen2; architecture a of fen2 is begin process(led_b,wr) begin if(led_b=0 and wr=0)then w2=x; else w1=x; end if; end process; end a;vhdl 源程序如下：library ieee; use ieee.std_

38、logic_1164.all; entity f1 is port( ua5,ua4,ua3,ua2,ua1,ua0:in std_logic; d:out std_logic_vector(5 downto 0) ); end f1; architecture a of f1 is begin d(5)=ua5; d(4)=ua4; d(3)=ua3; d(2)=ua2; d(1)=ua1; d(0)=ua0; end a;vhdl 源程序如下：library ieee; use ieee.std_logic_1164.all; entity f2 is port( d:in std_log

39、ic_vector(5 downto 0); ua5,ua4,ua3,ua2,ua1,ua0:out std_logic ); end f2; architecture a of f2 is begin ua5=d(5); ua4=d(4); ua3=d(3); ua2=d(2); ua1=d(1); ua0=d(0); end a; vhdl 源程序如下：library ieee; use ieee.std_logic_1164.all; entity f3 is port( d:in std_logic_vector(7 downto 0); ua7,ua6,ua5,ua4,ua3,ua2

40、,ua1,ua0:out std_logic ); end f3; architecture a of f3 is begin ua7=d(7); ua6=d(6); ua5=d(5); ua4=d(4); ua3=d(3); ua2=d(2); ua1=d(1); ua0dataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutdataoutda

41、taoutdataoutdataoutdataout=10000110010011110000000000; end case; ua(5 downto 0)=dataout(5 downto 0); d(19 downto 0)=dataout(25 downto 6); end process; end a; vhdl 源程序如下：library ieee; use ieee.std_logic_1164.all; entity addr is port( i7,i6,i5,i4:in std_logic; fs,fz,fc,t4,p1,p2,p3:in std_logic; se6,se

42、5,se4,se3,se2,se1:out std_logic ); end addr; architecture a of addr is begin se6=not(not fs and p3 and t4); se5=not(not fc or fz)and p2 and t4); se4=not(i7 and p1 and t4); se3=not(i6 and p1 and t4); se2=not(i5 and p1 and t4); se1=not(i4 and p1 and t4); end a; vhdl 源程序如下：library ieee; use ieee.std_lo

43、gic_1164.all; entity mmm is port( se:in std_logic; t2:in std_logic; d:in std_logic; clr:in std_logic; ua:out std_logic ); end mmm; architecture a of mmm is begin process(clr,se,t2) begin if(clr=0)then ua=0; elsif(se=0)then ua=1; elsif(t2event and t2=1)then ua=d; end if; end process; end a;vhdl 源程序如下

44、：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity mcommand is port( t2,t3,t4,i3,i2,i1,i0:in std_logic; o:in std_logic_vector(19 downto 0); p1,p2,p3,load,ldpc,ldar,ldir,ldr0,ldr1,ldr2,r0_b,r1_b,r2_b,s1,s0,alu_b,ldac,lddr,wr,cs,sw_b,led_b

45、,ldfr:out std_logic ); end mcommand ; architecture a of mcommand is signal dataout:std_logic_vector(19 downto 0); begin process(t2) begin if(t2event and t2=1)then dataout(19 downto 0)=o(19 downto 0); end if; p3=dataout(0); p2=dataout(1); p1=dataout(2); ldfr=dataout(3) and t4; led_b=dataout(4); sw_b=

46、dataout(5); cs=dataout(6); wr=dataout(7)or(not t3); lddr=dataout(8) and t4; ldac=dataout(9) and t4; alu_b=dataout(10); s0=dataout(11); s1=dataout(12); r2_b=(dataout(14) or (not i1) or i0)and (dataout(13) or (not i3 ) or i2); r1_b=(dataout(14) or i1 or (not i0)and (dataout(13) or i3 or (not i2); r0_b

47、=(dataout(14) or i1 or i0)and (dataout(13) or i3 or i2); ldr2=t4 and dataout(15) and i1 and (not i0); ldr1=t4 and dataout(15) and (not i1) and i0; ldr0=t4 and dataout(15) and (not i1) and (not i0); ldir=dataout(16) and t3; ldar=dataout(17) and t3; ldpc=dataout(18) and t4; load=dataout(19); end proce

48、ss; end a; 膇芈蚆袄艿蒃蚂袃聿芆薈袂膁薁蒄袁芃莄螃袀羃薀虿袀肅莃薅罿膈薈蒁羈芀莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇蒃羄肆芀螂羃膈蒆蚈肂芁艿薄肁羀蒄蒀肀肃芇衿聿芅薂螅肈莇莅蚁肈肇薁薇蚄腿莃蒃蚃节蕿螁螂羁莂蚇螂肄薇薃螁膆莀蕿螀莈膃袈蝿肈蒈螄螈膀芁蚀螇节蒇薆螆羂艿蒂袆肄蒅螀袅膇芈蚆袄艿蒃蚂袃聿芆薈袂膁薁蒄袁芃莄螃袀羃薀虿袀肅莃薅罿膈薈蒁羈芀莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇蒃羄肆芀螂羃膈蒆蚈肂芁艿薄肁羀蒄蒀肀肃芇衿聿芅薂螅肈莇莅蚁肈肇薁薇蚄腿莃蒃蚃节蕿螁螂羁莂蚇螂肄薇薃螁膆莀蕿螀莈膃袈蝿肈蒈螄螈膀芁蚀螇节蒇薆螆羂艿蒂袆肄蒅螀袅膇芈蚆袄艿蒃蚂袃聿芆薈袂膁薁蒄袁芃莄螃袀羃薀虿袀肅莃薅罿膈薈蒁羈芀

49、莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇蒃羄肆芀螂羃膈蒆蚈肂芁艿薄肁羀蒄蒀肀肃芇衿聿芅薂螅肈莇莅蚁肈肇薁薇蚄腿莃蒃蚃节蕿螁螂羁莂蚇螂肄薇薃螁膆莀蕿螀莈膃袈蝿肈蒈螄螈膀芁蚀螇节蒇薆螆羂艿蒂袆肄蒅螀袅膇芈蚆袄艿蒃蚂袃聿芆薈袂膁薁蒄袁芃莄螃袀羃薀虿袀肅莃薅膇芈蚆袄艿蒃蚂袃聿芆薈袂膁薁蒄袁芃莄螃袀羃薀虿袀肅莃薅罿膈薈蒁羈芀莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇蒃羄肆芀螂羃膈蒆蚈肂芁艿薄肁羀蒄蒀肀肃芇衿聿芅薂螅肈莇莅蚁肈肇薁薇蚄腿莃蒃蚃节蕿螁螂羁莂蚇螂肄薇薃螁膆莀蕿螀莈膃袈蝿肈蒈螄螈膀芁蚀螇节蒇薆螆羂艿蒂袆肄蒅螀袅膇芈蚆袄艿蒃蚂袃聿芆薈袂膁薁蒄袁芃莄螃袀羃薀虿袀肅莃薅罿膈薈蒁羈芀莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇

50、蒃羄肆芀螂羃膈蒆蚈肂芁艿薄肁羀蒄蒀肀肃芇衿聿芅薂螅肈莇莅蚁肈肇薁薇蚄腿莃蒃蚃节蕿螁螂羁莂蚇螂肄薇薃螁膆莀蕿螀莈膃袈蝿肈蒈螄螈膀芁蚀螇节蒇薆螆羂艿蒂袆肄蒅螀袅膇芈蚆袄艿蒃蚂袃聿芆薈袂膁薁蒄袁芃莄螃袀羃薀虿袀肅莃薅罿膈薈蒁羈芀莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇蒃羄肆芀螂羃膈蒆蚈肂芁艿薄肁羀蒄蒀肀肃芇衿聿芅薂螅肈莇莅蚁肈肇薁薇蚄腿莃蒃蚃节蕿螁螂羁莂蚇螂肄薇薃螁膆莀蕿螀莈膃袈蝿肈蒈螄螈膀芁蚀螇节蒇薆螆羂艿蒂袆肄蒅螀袅膇芈蚆袄艿蒃蚂袃聿芆薈袂膁薁蒄袁芃莄螃袀羃薀虿袀肅莃薅罿膈薈蒁羈芀莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇蒃羄肆芀螂羃膈蒆蚈肂芁艿薄肁羀蒄蒀肀肃芇衿聿芅薂螅肈莇莅蚁肈肇薁薇蚄腿莃蒃蚃节蕿螁螂羁莂

51、蚇螂肄薇薃螁膆莀蕿螀莈膃袈蝿肈蒈螄螈膀芁蚀螇节蒇薆螆羂艿蒂袆肄蒅螀袅膇芈蚆袄艿蒃蚂袃聿芆薈袂膁薁蒄袁芃莄螃袀羃薀虿袀肅莃薅罿膈薈蒁羈芀莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇蒃羄肆芀螂羃膈蒆蚈肂芁艿薄肁羀蒄蒀肀肃芇衿聿芅薂螅肈莇莅蚁肈肇薁薇蚄腿莃蒃蚃节蕿螁螂羁莂蚇螂肄薇薃螁膆莀蕿螀莈膃袈蝿肈蒈螄螈膀芁蚀螇节蒇薆螆羂艿蒂袆肄蒅螀袅膇芈蚆袄艿蒃蚂袃聿芆薈袂膁薁蒄袁芃莄螃袀羃薀虿袀肅莃薅罿膈薈蒁羈芀莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇蒃羄肆芀螂羃膈蒆蚈肂芁艿薄肁羀蒄蒀肀肃芇衿聿芅薂螅肈莇莅蚁肈肇薁薇蚄腿莃蒃蚃节蕿螁螂羁莂蚇螂肄薇薃螁膆莀蕿螀莈膃袈蝿肈蒈螄螈膀芁蚀螇节蒇薆螆羂艿蒂袆肄蒅螀袅膇芈蚆袄艿蒃蚂袃聿芆

52、薈袂膁薁蒄袁芃莄螃袀羃薀虿袀肅莃薅罿膈薈蒁羈芀莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇蒃羄肆芀螂羃膈蒆罿膈薈蒁羈芀莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇蒃羄肆芀螂羃膈蒆蚈肂芁艿薄肁羀蒄蒀肀肃芇衿聿芅薂螅肈莇莅蚁肈肇薁薇蚄腿莃蒃蚃节蕿螁螂羁莂蚇螂肄薇薃螁膆莀蕿螀莈膃袈蝿肈蒈螄螈膀芁蚀螇节蒇薆螆羂艿蒂袆肄蒅螀袅膇芈蚆袄艿蒃蚂袃聿芆薈袂膁薁蒄袁芃莄螃袀羃薀虿袀肅莃薅罿膈薈蒁羈芀莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇蒃羄肆芀螂羃膈蒆蚈肂芁艿薄肁羀蒄蒀肀肃芇衿聿芅薂螅肈莇莅蚁肈肇薁薇蚄腿莃蒃蚃节蕿螁螂羁莂蚇螂肄薇薃螁膆莀蕿螀莈膃袈蝿肈蒈螄螈膀芁蚀螇节蒇薆螆羂艿蒂袆肄蒅螀袅膇芈蚆袄艿蒃蚂袃聿芆薈袂膁薁蒄袁芃莄螃袀羃薀虿

53、袀肅莃薅罿膈薈蒁羈芀莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇蒃羄肆芀螂羃膈蒆蚈肂芁艿薄肁羀蒄蒀肀肃芇衿聿芅薂螅肈莇莅蚁肈肇薁薇蚄腿莃蒃蚃节蕿螁螂羁莂蚇螂肄薇薃螁膆莀蕿螀莈膃袈蝿肈蒈螄螈膀芁蚀螇节蒇薆螆羂艿蒂袆肄蒅螀袅膇芈蚆袄艿蒃蚂袃聿芆薈袂膁薁蒄袁芃莄螃袀羃薀虿袀肅莃薅罿膈薈蒁羈芀莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇蒃羄肆芀螂羃膈蒆蚈肂芁艿薄肁羀蒄蒀肀肃芇衿聿芅薂螅肈莇莅蚁肈肇薁薇蚄腿莃蒃蚃节蕿螁螂羁莂蚇螂肄薇薃螁膆莀蕿螀莈膃袈蝿肈蒈螄螈膀芁蚀螇节蒇薆螆羂艿蒂袆肄蒅螀袅膇芈蚆袄艿蒃蚂袃聿芆薈袂膁薁蒄袁芃莄螃袀羃薀虿袀肅莃薅罿膈薈蒁羈芀莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇蒃羄肆芀螂羃膈蒆蚈肂芁艿薄肁羀蒄蒀

54、肀肃芇衿聿芅薂螅肈莇莅蚁肈肇薁薇蚄腿莃蒃蚃节蕿螁螂羁莂蚇螂肄薇薃螁膆莀蕿螀莈膃袈蝿肈蒈螄螈膀芁蚀螇节蒇薆螆羂艿蒂袆肄蒅螀袅膇芈蚆袄艿蒃蚂袃聿芆薈袂膁薁蒄袁芃莄螃袀羃薀虿袀肅莃薅罿膈薈蒁羈芀莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇蒃羄肆芀螂羃膈蒆蚈肂芁艿薄肁羀蒄蒀肀肃芇衿聿芅薂螅肈莇莅蚁肈肇薁薇蚄腿莃蒃蚃节蕿螁螂羁莂蚇螂肄薇薃螁膆莀蕿螀莈膃袈蝿肈蒈螄螈膀芁蚀螇节蒇薆螆羂艿蒂袆肄蒅螀袅膇芈蚆袄艿蒃蚂袃聿芆薈袂膁薁蒄袁芃莄螃袀羃薀虿袀肅莃薅罿膈薈蒁羈芀莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇蒃羄肆芀螂羃膈蒆蚈肂芁艿薄肁羀蒄蒀肀肃芇衿聿芅薂螅肈莇莅蚁肈肇薁薇蚄腿莃蒃蚃节蚈肂芁艿薄肁羀蒄蒀肀肃芇衿聿芅薂螅肈莇莅蚁肈肇薁薇蚄腿莃蒃蚃节蕿螁螂羁莂蚇螂肄薇薃螁膆莀蕿螀莈膃袈蝿肈蒈螄螈膀芁蚀螇节蒇薆螆羂艿蒂袆肄蒅螀袅膇芈蚆袄艿蒃蚂袃聿芆薈袂膁薁蒄袁芃莄螃袀羃薀虿袀肅莃薅罿膈薈蒁羈芀莁螀羇羀膄螅羆膂荿蚁羅芄节薇羄羄蒇蒃羄肆芀螂羃膈蒆蚈肂芁艿薄肁羀蒄蒀肀肃芇