VerilogHDL夏宇闻数字系统设计核心知识

1、VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识- 。VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识in 7:0开关out7:0tt31 0215 3262 88 0215 32 00 00VerilogHDL夏宇闻数字系统设计核心知识in7ControlSwitchout7CLOCKDQ7CLOCKin0ControlSwitchout0DQ0out7out0VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识modu

2、le regena (clock,ena,reset,R,Q);parameter n=8;input n-1:0 R;input clock, ena reset;output n-1:0 Q; always (posedge clock or negedge reset) if (!reset) Q=0; else if (ena) Q=R;endmoduleenaRclockD Q QresetVerilogHDL夏宇闻数字系统设计核心知识R1enawclockD Q QresetQ1D QQ0R0loadVerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设

3、计核心知识.outbuf7VerilogHDL夏宇闻数字系统设计核心知识outbuf 7:0开bus7:0tt31 0215 3262 88 0215 32 ZZ ZZLinkBusSwitch关outbuf7VerilogHDL夏宇闻数字系统设计核心知识 SelDataVerilogHDL夏宇闻数字系统设计核心知识Sel0Data0Sel1Data1VerilogHDL夏宇闻数字系统设计核心知识Data outputAddressAm-1A1A0Am-2writereadData inputsel0sel1Sel2m-2 Sel2m-1地址译码器VerilogHDL夏宇闻数字系统设计核心知识

4、qdqdqdqdqdqdqdqdqdqdqdqdclock开关S1 开关S2组合逻辑组合逻辑寄存器1寄存器2寄存器3VerilogHDL夏宇闻数字系统设计核心知识clock开关S5 寄存器Cqd开关S6开关S3 寄存器Bqd开关S4开关S1 寄存器Aqd开关S2VerilogHDL夏宇闻数字系统设计核心知识组合逻辑输出控制开关Sn in 7:0out 15:0in 7:0 8 d 31 8 d 202 16 d 93 16 d 606延时10nsSn开关out15:0tttVerilogHDL夏宇闻数字系统设计核心知识全局时钟网络触发器缓冲器 触发器1触发器n图1 全局时钟网示意图 图2 平衡

5、树结构示意图VerilogHDL夏宇闻数字系统设计核心知识 由于组合逻辑和布线的延迟引起由于组合逻辑和布线的延迟引起abttcclockabcVerilogHDL夏宇闻数字系统设计核心知识 组合逻辑和布线的延迟在组合逻辑中的叠加组合逻辑和布线的延迟在组合逻辑中的叠加ba#2#3#4cedba#2#3#4ced#1#1clockVerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识clock 10nsS2开关S1tttSnS3tttS4VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系

6、统设计核心知识同步有限状态机同步有限状态机ena_2ena_3ena_1组合逻辑 1寄存器组组合逻辑 2寄存器组组合逻辑 3寄存器组组合逻辑 N寄存器组input_1 input_2input_nVerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识图1 . 时钟同步的状态机结构 (Mealy 状态机)下一状态下一状态的逻辑的逻辑 F F输出逻辑输出逻辑 G G状态状态寄存器寄存器 clk 输入VerilogHDL夏宇闻数字系统设计核心知识下一状下一状态的逻态的逻辑辑 F F输出逻辑输出逻辑 G G状态状态寄存

7、器寄存器图2. 时钟同步的状态机结构 (Moor状态机)VerilogHDL夏宇闻数字系统设计核心知识图3 带流水线输出的Mealy 状态机 输出输出逻辑逻辑 G G VerilogHDL夏宇闻数字系统设计核心知识状态转移图表示状态转移图表示RTLRTL级可综合的级可综合的 Verilog Verilog 模块表示模块表示VerilogHDL夏宇闻数字系统设计核心知识有限状态机的图形表示有限状态机的图形表示 图形表示：状态、转移、条件和逻辑开关图形表示：状态、转移、条件和逻辑开关图3.4 状态转移图Idle Start Stop Clear A/K1=0 !A A/K2=1 !Reset /K

8、2=0 K1=0!Reset /K2=0 K1=0 （!Reset |!A ）/ K2=0 K1=1!Reset /K2=0 K1=0VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识表示方法之一表示方法之一module fsm (Clock, Reset, A, K2, K1);module fsm (Clock, Reset, A, K2, K1);input Clock, Reset, A; input Clock, Reset, A; /定义时钟、复位和输入信号定义时钟、复位和输入信号output K2, K1; output K2, K1;

9、/定义输出控制信号的端口定义输出控制信号的端口reg K2, K1; reg K2, K1; /定义输出控制信号的寄存器定义输出控制信号的寄存器reg 1:0 state ;reg 1:0 state ; /定义状态寄存器定义状态寄存器parameter Idle = 2parameter Idle = 2b00, Start = 2b00, Start = 2b01, b01, Stop = 2 Stop = 2b10, Clear = 2b10, Clear = 2b11;b11;/定义状态变量参数值定义状态变量参数值 always (posedge Clock)always (posed

10、ge Clock) if (!Reset) if (!Reset) begin begin /定义复位后的初始状态和输出值定义复位后的初始状态和输出值 state = Idle; K2=0; K1=0; state = Idle; K2=0; K1=0; end endVerilogHDL夏宇闻数字系统设计核心知识表示方法之一（续）表示方法之一（续）elseelse case (state) case (state) Idle: begin Idle: begin if (A) begin if (A) begin state = Start; state = Start; K1=0; K1=

11、0; end end else state = Idle; else state = Idle; end end Start: begin Start: begin if (!A) state = Stop; if (!A) state = Stop; else state = Start; else state = Start; end endVerilogHDL夏宇闻数字系统设计核心知识表示方法之一（续）表示方法之一（续） Stop: begin Stop: begin if (A) begin if (A) begin state = Clear; state = Clear; K2=

12、1; K2= 1; end end else state = Stop; else state = Stop; end end Clear: begin Clear: begin if (!A) begin if (!A) begin state = Idle; state = Idle; K2=0; K1=1; K2=0; K1=1; end end else state = Clear; else state = Clear; end end endcase endcaseendmodule endmodule VerilogHDL夏宇闻数字系统设计核心知识表示方法之二表示方法之二我们还可

13、以用另一个我们还可以用另一个 Verilog HDLVerilog HDL模型来表示同一个有限状态，模型来表示同一个有限状态，见下例。（用可综合的见下例。（用可综合的VerilogVerilog模块设计用独热码表示状态的状态机）模块设计用独热码表示状态的状态机） module fsm (Clock, Reset, A, K2, K1);module fsm (Clock, Reset, A, K2, K1);input Clock, Reset, A;input Clock, Reset, A;output K2, K1;output K2, K1;reg K2, K1;reg K2, K1;

14、reg 3:0 state ;reg 3:0 state ; parameter Idle = 4parameter Idle = 4b1000, b1000, Start = 4 Start = 4b0100, b0100, Stop = 4 Stop = 4b0010, b0010, Clear = 4 Clear = 4b0001;b0001; VerilogHDL夏宇闻数字系统设计核心知识表示方法之二（续）表示方法之二（续） always (posedge clock) always (posedge clock) if (!Reset) if (!Reset) begin begin

15、 state = Idle; K2=0; K1=0; state = Idle; K2=0; K1=0; end end else else case (state) case (state) Idle: if (A) begin Idle: if (A) begin state = Start; state = Start; K1=0; K1=0; end end else state = Idle; else state = Idle; VerilogHDL夏宇闻数字系统设计核心知识表示方法之二（续）表示方法之二（续） VerilogHDL夏宇闻数字系统设计核心知识表示方法之二（续）表示方

16、法之二（续） VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核心知识VerilogHDL夏宇闻数字系统设计核