基于FPGA的多通道串口通信与显示系统设计可行性及项目设计报告

1、重庆邮电大学 SOC与FPGA技术及其应用 1可行性论证报告 1.1选 背景 近年来，信息技术的飞速发展极大地方便了人们的日常生活与交流。与此同 时，新的通信技术也层出不穷，并不断向着高速、稳定、可鼎、小型化、轻型化 的方向发展。现阶段所采用的信息技术通常釆用了光与电结合的方式，即通过融 合光学、电子等学科的技术来完成信息的存储、转换和传输等功能山。所以在研 发和使用新的通信技术时，传统的数据采集与传输系统常常在其中扮演着重要角 色。例如，在相干光通信系统中，就需要为系统中的各个调制器施加特定的电压 信号来控制器件的调制方式。因此，如何用先进的硬件和软件技术实现高速数据 釆集与传输系统，成为了

2、众多专家关注的焦点问题。 随着现场可编程门阵列FPGA(Field-Programmable Gate Array)的价格愈来 愈低，在科技研发行业中FPGA使用得越来越广泛。FPGA是在各种简单的可 编程器件基础上的进一步的产物。FPGA时钟频率高，内部延时小，全部控制逻 辑山硬件完成，速度快、效率高，适于大数据量的高速传输控制。FPGA全部 的控制逻辑是山延时更小的硬件来完成12】。山于它有着单片机无法比拟的低功 耗、高速率，且它有着和单片机一样的低成本，很多公司在数据采集和传输上， 会先考虑使用FPGAo 加速度传感器是一种能够测量加速力的电子设备。加速力就是当物体在加速 过程中作用在物

3、体上的力，就好比地球引力，也就是重力。加速力可以是个常量, 比如g,也可以是变量。加速度计有两种：一种是角加速度计，是山陀螺仪(角 速度传感器)的改进的。另一种就是线加速度计。 加速度计的运用非常广泛。加速度传感器可以帮助机器人了解它身处的环 境。是在爬山，还是在走下坡，摔倒了没有。或者对于飞行类的机器人来说，对 于控制姿态也是至关重要的。更要确保的是，你的机器人没有带着炸弹自己前往 人群密集处。一个好的程序员能够使用加速度传感器来回答所有上述问题。加速 度传感器其至可以用来分析发动机的振动等。 重庆邮电大学 SOC与FPGA技术及其应用 1.2研究目的及意义 数据采集与传输技术是信息技术的一

4、个重要分支，它与信号处理技术、计算 机技术、传感器技术等一同组成了现代测试测量技术的基础。作为讣算机系统 与模拟的外部物理世界之间的纽带与桥梁，数据采集系统可以将抽象的外部模拟 量（如温度、压力、速度等）进行数字化釆集，有时还需要配合相应的数字信号处 理技术对采集到的模拟量进行定量分析。相比于传统的模拟系统，用数字信号完 成对数字量的算数与逻辑运算的数字系统主要具有以下儿个特性： 可靠性强、精度高、易实现性好。集成度高、功耗低、体积小是数字系统 的突出优点，随着集成电路技术的飞速发展，数字逻辑电路的集成度也越来越高, 集成电路模块的功能随着小规模集成电路、中规模集成电路、大规模集成电路逐 步到

5、超大规模集成电路的发展，从元件级、器件级、部件级、板卡级，逐渐地升 级为系统级冋。对于非标准的特殊电路还可采用可编程逻辑电路，通过编程的方 法实现任意的逻辑功能。 另外，数字系统以二进制作为基础实现数字逻辑，故可靠性好且精确度高。 鉴于数字系统的以上优势，数据采集技术的应用也愈加广泛。许多外部世界的模 拟量都可采用不同种类的传感器将其转换为电信号模拟量，再通过模数转换单元 将其转变为可进一步处理的数字信号送给数字信号处理器。反之，数字信号处理 器也可通过数模转换器将数字信号转为模拟信号。LI就，高速数据采集系统被广 泛应用在航天航空、机械、军事、医疗等诸多领域。随着数据采集技术的广泛应 用，科

6、学技术的飞速发展也对其许多参数和指标提出了新的更高要求，其中包括 釆样率、分辨率、运算速度、抗干扰能力、存储深度等主要参数，而前两项为评 价高速数据采集系统最重要指标。 1.3研究现状及分析 当下，时代的发展对数据釆集与传输系统的各项性能指标提出了更高要求。 随着计算机的存储容量和工作速度的以指数速率提升，高速的实时数据釆集设备 可以帮助我们更加快速、精确地从外部获取信息，来辅助讣算机更加深入、全面 地了解外界的物理变化。高采样率的数据采集设备也应用在某些信号变化持续时 间极短的场合中，例如捕获高速电路中的毛刺，观测供电线上的浪涌信号等。 随着科技的飞速发展，软、硬件技术不断革新，嵌入式系统的

7、功能也日趋强 大，成为了实验室环境和商用、军用环境中的首选实施方法。当前的基于嵌入式 重庆邮电大学 SOC与FPGA技术及其应用 的数据釆集与传输系统有以下儿种主要的实现方式。 1. 基于单片机构建的数字信号采集/处理系统。该方法的实时性比较差，通 常用于对实时性要求不高的应用之中。 2. 基于DSP构建的数字信号采集/处理系统。DSP凭借其较高的工作频率和 强大的数据处理能力，在运算应用中具有绝对优势，如加密解密、调制解调等。 3. 基于ARM构建的数字信号采集/处理系统。ARM架构是面向低预算市场 的一款RISC微处理器，所有产品均使用通用的体系结构，所以同样的软件可运 行与所有产品之中。

8、它具有很强的事务管理功能。 4. 基于FPGA构建的数字信号采集/处理系统。FPGA拥有强大的逻辑功能, 能并行处理多路信号。而且FPGA接口丰富，可以灵活地对系统进行扩展。 虽然单片机经过多年的发展，其性能有了很大的提升。单片机中也不断扩展 了一些满足扩展需求的器件，以满足控制领域的嵌入式应用，故U前广泛称其为 微控制器。单片机的接口很灵活，并集成了 FLASH. DAC、ADC、SRAM.总 线、定时器/计时器、I/O、串口等功能单元，非常适合于各种控制方面的应用。 然而单片机的指令与数据存取未分开，必须顺序执行程序且匸作频率较低、运算 单元较少、内部存储空间很小，故不适用于大量的数字信号

9、处理应用。ARM的 主要优势在于控制方面，可被用来运行界面以及应用程序等，它具有比较强的事 务管理功能采用哈弗结构的DSP,其数据存取和指令分开，具有超长指令字架构 和专门的乘加运算单元，运算速度很高，适用于大量数字信号的高速处理同。然 而DSP芯片单机处理能力有限，且在控制复杂外用逻辑方面捉襟见肘。FPGA 的功能相对来说要强大的多，但山于是底层开发，开发的难度相对较大、开发周 期比较长。然而设讣者可根据设讣的需要自山定制各种所需的外围控制器以及运 算功能，而LI前两大主要的FPGA生产商XILINX与ALTERA都为自己的软件 工具开发了配套的常用IP核，这些IP核功能强大，且允许用于根据

10、需要对逻辑 进行裁剪，故在某种程度上极大地缩短了开发时间。大规模的数字釆集与传输系 统中往往采用这种灵活的方式。 1.4研究内容及目标 本设计探索了基于FPGA的数据采集、传输、显示系统，实现高速、稳定、 可靠的数据采集与传输系统的可行性，并研究基于FPGA解决该系统中的关键技 术问题，即如何实现高速、实时的数据釆集及多通道传送，如何对数据流进行有 效的控制，如何利用FPGA的并行特性实现高速的数据采集、传输与显示的功能。 重庆邮电大学 SOC与FPGA技术及其应用 此次设讣的最终U标是使用Altera公司的EP4CE22F17C6采集ADXL345加 速度传感器的三轴方向上的AD轴，并构建三

11、通道串口发送模块，发送到另外的 FPGA模块上进行显示。 本文主要分为两章，第一章分析了此设计的可行性，主要包括选题的背景条 件，此设计研究的LI的及意义，当前的国内外对数据采集传输系统的研究状况， 分析了此设计的关键技术及难点，拟采用的研究方法等。 1.5关键技术及难点 基于FPGA的釆集传输系统，经过分析，可以将整个设计分为如下儿大模块: 数据采集模块、串口发送模块、串口接收模块、显示模块。 在数据的采集当中，由于FPGA与ADXL345之间是IIC通信，它们之间的 数据传输方式为串行传输，所以在对ADXL345写入数据或者指令时，需要用仿 时序的研究方法。对于串口的发送，由于采集的是三轴

12、方向上的AD值，而且其 精度最大为13位，而串口一般发送的数据位数是8位。解决三个方向上超过8 位数据的传输，设计的思路是使用三个发送通道，每个通道一次发送16位的数 据。 在接收方面，设计同样的采用了三个通道来接收，需要注意的就是设计一样 的波特率，才能保证数据的无差错接收。在设讣显示模块中，也同样面临着问题, 山于数据是串行写入，以及三通道的数据都需要显示。因此，解决的思路是通过 建模，设计一个控制模块来控制三通道数据的顺序接收和显示，保证了三路数据 正常地显示。 1.6拟采用的研究方法 在设计过程中，用的最多的就是用Verilog HDL语言进行基础建模的思想。 FPGA就像是一堆乐高积

13、木，用它来设计我们需要的“形状”。在学习或者使用 FPGA的初期，会不知不觉把FPGA当作控制器来使用，这样的想法是不正确的。 在串口的接收模块中，需要搭建电平检测模块、波特率定时模块、接收控制 模块。电平检测模块，其功能是为了检查电平山高变低的过程，当检测到时，输 出高脉冲信号。波特率检测模块，在这个模块中用于控制审口接收的波特率。接 收控制模块，将接收到的位数据依次存入寄存器中，直到接收完成，发送接收完 成标志信号位。 在LCD的操作中，使用仿顺序操作。由于Verilog HDL语言在本质上它不 重庆邮电大学 SOC与FPGA技术及其应用 同于C语言，要实现顺序操作，实际上是不可能的，但是

14、可以巧妙的使用case 语句模仿顺序操作的模式。例如，在LCD的操作中，通常需要对LCD初始化， 在清屏操作，最后写入需要显示的数据等，这些操作都是有先后顺序的。 重庆邮电大学 SOC与FPGA技术及其应用 1.7参考文献 1 马凤铭，张毅宇.基于FPGA的多通道采样系统的设鞍山师范学院 学报,2003.5(4). 2 夏宇闻.Verilog HDL数字设计与综合(第2版)M.电子工业出版社:夏宇 闻,2004. 3 廖同坤.CPLD/FPGA嵌入式应用开发技术口金手册M.中国电力出版社: 廖同坤,2005. 4 袁文波，张皓，唐振中.FPGA应用开发从实践到开发M.中国电力出版社: 袁文波张

15、皓唐振中,2007. 5 WolfWolf. FPGA.Based system desigM.机械工业出版社:WolfWolf, 2005. 6 李红刚，杨林楠，张丽莲.基于FPGA的多路高速数据釆集系统J.计算机 测量与控制,2004, 14(10): 1407-1409 7 林长青，孙胜利.基于FPGA的多路高速数据釆集系统N.电测与仪表学 报,2005(5). 8 康涌泉，史忠科.基于DSP的ARC429总线通信系统设计J.航空计测技术, 2004, 24(6): 15-18 重庆邮电大学 SOC与FPGA技术及其应用 2项目设计 2.1总体设计方案 本项LI是使用FPGA进行三轴加速

16、度计的数据采集，并使用串口通信将数据 发送列外一块FPGA系统，实现主从机通信，总体框图如图2.1所示。 图2.1系统总体框图 从机釆用课程发放的Altera公司的FPGA核心板，使用QuculusII软件来进 行开发，搭建串口通信模块和数据釆集模块。通信模块主要负责向主机发送采集 到的数据，然后接收从主机发来的控制数据。数据采集模块中需要实现写命令、 读数据、总线协议等功能。 主机采用黑金动力社区的FPGA开发板，串口通信模块的搭建与从机的一样。 主机液晶模块需要完成初始化、写命令、写数据、SPI总线协议、取字模等功能。 2.2详细设计方案 2.2.1从机 根据系统总体方案，将里面的各子模块

17、再进行细分，采用低级建模方式，将 各子模块分为功能模块和控制模块。在整个系统中，吊口通信模块的搭建是最为 关键的，因为要涉及对数据采集时间和数据发送时间的控制，而其他模块都比较 固定，有例程可以参考。本文由于三轴加速度计传感器的有效位是10位，为了 简化数据发送，发送的一帧数据有效位是16位，如图2.2所示。在串口的总线 上髙电平是默认的状态，当一帧数据的开始传输必须先拉低电平，这就是第0位 的作用第0位过后就是16个数据位，这16个数据位才是一帧数据中最有意 义的东西。最后的两位是校验位和停止位，作用如同命名般一样，只是起到保证 数据的有效性和安全性。 图2.2串口传输的一个字符帧 $ 口通

18、信模块的内部结构如图2.3所示。 重庆邮电大学 SOC与FPGA技术及其应用 串口接收 Rx_Done_Sig 控制模块1 rxmodule.v Rx Data controlmodulel.v V丿 Rx Pin In Jx_Done_Sig 广J 控制模块2 x En Sig 串口发送模块 Tx_Pin_0ut control_module2.v Tx Data txmodule.v VJ J 图2.3串口通信模块 $ 口接收模块的内部结构如图2.4所示。 电平检测模块 Detect module.v 波特率定时模块 rx_bps_module.v H2L Sig RX_En_Sig Co

19、unt_Sig 接收控制模块 rx control module.v RX_Done_Si g RX Data 16 rx module.v 图2.4串口接收模块内部结构图 本文双机通信的波特率位9600bps,传输速度一位数据的周期是l/9600(s)o 以50MHz时钟频率要得到上述的定时需要： N二1/9600/(1/50MHZ)= 5208 如果从零开始算起5208-1亦即5207个计数。然而，釆集数据要求“在周期 的中间J那么结果是5207/2 ,结果等于2603o基本上rx_bps_module. v只有 在Count_Sig拉高的时候，模块才会开始计数。 串口发送模块的内部结构如

20、图2.5所示。 / / z、 Crfr7 宀 口 -+tt X-h BPS CLK ( 1 聂特率疋日寸模块 1 1 1 1 1 tx bps module.v Count_Sig 发送控制模块 TX_DgSig- | 1 1 1 1 TX.En.Sig tx. control module.v TX.Pin.Out 丁 1 1 TX Data 1 / 、 、 丿 / / tx_module.v 图2.5串口发送模块内部结构图 三轴加速度计传感器ADXL345是一款小而薄的超低功耗3轴加速度计，分 辨率高(13位),测量范围达16g。数字输出数据为16位二进制补码格式， 可通过SPI (3线或

21、4线)或I2C数字接口访问。本设计使用10位固定分辨率。 山于控制模块1功能相对来说比较简单，所以就不在赘述。控制模块2的内部结 构如图2.6所示。 Timer Data TX_Done_Sig TX Data 三轴加速度计模块 G sensor module.v 定时器模块 timer module.v 重庆邮电大学 SOC与FPGA技术及其应用 Control module2.v 图2.6控制模块2内部结构图 定时器模块接收到串口接收模块传来的定时时间，然后定时器开始定时。当 定时时间到了，就开始读取三轴加速度计的XYZ轴的数据，然后通过三路串口 发送模块发送给主机。其中，三轴加速度计模块

22、的程序可以从课程发放的FPGA 核心板光盘资料中找到，采用SPI通信方式。 2.2.2主机 主机接收到从机发来的数据，然后传递给液晶模块显示出来。液晶釆用12864 （ST7565P）,该液晶没有字库支持，需要自己规定扫描次序，液晶的“扫描次 序”全部都与CGRAM分配有很大的关系。关于ST7565P芯片的命令和液晶扫 描之间的关系如下： CGRAM分布是由8页组成。 每一页是山一个字节填充128次组成。 列填充次序与命令OxAO与OxAl有关。 页扫描次序与命令OxCO与0 xC8有关。 列填充字节的高位低位关系与页扫描次序（命令）有关。 一页的高度是8位（一字节）。 本文设定的液晶列扫描和

23、页扫描方向如图2.7所示。 列扫描 连线 图2.7液晶列扫描和页扫描方向 黑金开发板上的12864液晶原理图如图2.8所示。对于串行输入模式的液晶 重庆邮电大学 SOC与FPGA技术及其应用 来说，重要的引脚有 P/S, CS, AO, DB6 （SCL）和 DB7 （SDI）。ST7565P 芯 片可以支持3种传输模式，当然最简单的传输模式还是SPI模式，然而控制“传 输模式的引脚”就是P/S o当P/S被拉低时就是表示串行传输模式” o CS是 使能信号（低电平有效）。A0是命令或者数据决定信号（0=命令，1 =数据）o 12.,5., d 心 d d14.:5sp:9炒23.AJ22.ds21.2?0 330 ST7565P芯片串行写入数据的时序图如图2.9所示。SI端，SCL端和CS端 都是由主机输出，从机输入（液晶读入数据）。从图42h我