Freescale公司管理系统地QorIQ系列处理器P1010学习

1、XORSecureBoonP1010学习笔记P1010是 Freescale公司QorIQ系列通信处理器的一款入门级两核处理器芯 片，具有咼性能、低功耗、性价比咼的特点。P1010内部为e500v2内核，最高主频可达 800MHz 45nm制程工艺，支持 800Mbps数据率的DDR3 SDRA或者DDR3L SDRAM口，核心电源电压为 1.0V, 工作温度为0105C,芯片外形尺寸为19mm*19mm425-pin ,0.8mm的引脚间距。1. e500v2 内核：32KBL1指令和数据缓存，256KBL2缓存，双精度浮点运算单元（FPU ；双SATA I/II控制器，1.5/3Gbps，

2、集成PHY支持热插拔；双PCIe 1.0，x1, 2.5G/T （理论上单向峰值带宽为 2.0Gbps/lane，因为 接收和发送是相互独立的，故双向带宽为4Gbps/lane ），集成SerDesPHY既可以作为RC又可以作为EP;可配置成2个x1的port，支持单独的INT中断传输。三个10/100/1000Mbps三态以太网控制器，集成MAC只能配置成RGMIk SGMII 接口；一个 DDR3/DDR3控制器，支持 16bit、32bit 数据接口，16bit 为带 ECC 接口，32bit 不带 ECC 支持 600800Mbps 即 300400MHZ寸钟频率；DDR3 SDRAM

3、为1.5V电压供电，DDR31为1.35V电源供电；两个bank,共 支持8GB容量DDR3颗粒，从64Mbits8Gbits的x8或者x16位宽。QorlQ PW10Securtty AccelerationModuleTOMAcceleralionS)rslHm Bus专用的保密引擎和boot ；TDM接 口：接收数据、时钟和帧同步信号，发送数据、时钟和帧同步信号，收、发相互独立，发送同步、时钟和接收时钟可以配置成输入或者输出。与E1/T1帧无缝对接，最高128时隙，8/16bits位宽，帧同步、数据可以设置在时钟的上升沿 或者下降沿采样，同步信号可以正向也可设置成负向有效。双CAN Bu

4、s控制器；集成SD/MMC/SDI支持从外部Flash卡中启动；一个USB2.0控制器，集成USB PHY可编程中断控制器PIC；可提供多处理器中断管理，负责接收内部和外部中断源，将它们分级并上 报给cpu。集成Flash控制器IFC；支持 NOR FLAS和 NAND FLAS，8/16bit ，电源管理控制器PMC四通道通用DMA空制器；两条I2C控制器；SPI接口控制器，只支持P1010作为SPI主设备；16个GPI或者GPO管脚或者open-drain，可以独立配置；系统定时器，包含周期性中断定时器、RTC软件watchdog定时器和4个通用定时器；双 UART标准JTAG2.高速接口

5、的配置X6 SerDes可以配置成PCIe、SATA SGMII接口，在上电复位时就确定Table 1-1* Supported high-speed in terface combinations4 lane SerDes2-lane SerDes012301PCI Express 1 xl(2.5)PCI Express 2 K1 住SGMII 2(1.25)SGMII 3(1 25)SATA 1 (3.0)SATA 2 (3.0)PCI Express 1 xl 但旬SGMII 1 (1.25)SGMII 2(1 25SGMII 3 (1.25)SATA 1 (3.0)SATA 2 他0

6、OffSGMII 1 (1.2SSGMII 2 (1 25)SCMII 3 (1.2S)PGI Express 1 x1(2.5)PCI Express 2 x1 (26)eTSECI支持RGMII和SGMII,由cfgo_port0:1来决定，同时决定的还有PCIe和SATAeTSEC2/3只支持 SGMI。I able 4-u. berues i/u port and protocol selection2-Lane SerDeFunctional signalReset configurti on nameValue(Binary)012301Offoff匚:IfOffOffOff01P

7、CI Express1 x1 闕PC) Express 2x12-51&TSEC2 as SGMII(125)eTSEC 3 asSGMII1X5)SATAI(3.0SATA2(3.0)10PCI Express1 x1l 但旬eTSECI asSGMII2旬&TSEC2 asSGMII(151eTSECS asSGMII(15)SATA13 0SATA213.0)IFC ADfiatDefault (11)cfo_port sQ：111oHeTSECI asSGMII(1-25)&TSEC2 as SGMIId 25)BTSEC3 as SGMIIt1-25)PCI Express1 Ki(

8、2.51PCI Express Px1(2.5)3.芯片信号定义MDQ|1Eia；W=CCC ；：Moq利屯:WDQS0MOOS .010:3；MBACr2CS.BlO：3：MRAS BUCAS BMWE 6MCKECt1MCKIMCK.BMDDT&iMLNC0：1B aTSECl TXDO：iyi 5aBALAnW OUTl1 r2TSECbTXDp 眇15M PULSE OUT1 刘TSECl TX ENTSEC1 RXDLOJ/1STAC幟叫TSECl P(DT屮 5fi6 TRIG N|2PIC12 :TSEC1 一口XP2ki5E5.CLrt S rTSECl RXD(3/15M C

9、ULOUT :TSECl-ffDt-DVfflMA-DREQ.BtoyGPIOIl :TSEC1 RX CLKMA MCK BfOl/GPlOfMl*TSEC1 GTX OJODHA DDONE 卫TSECl QTX CLK 1 SiCPlOf 16jIFCjWDH1B|/S0HC ajUSBjaJ5FC CS B:2匚 屈Dfl|1 叩5列 CWOUS0 込0旺7 DMdfinIFC ADCH屮即SCC 打离T|即JSS 叩0 MCT Bfi1 . CLADDRO卑SDWCLDMTVJHJS艮D|2yDU*DDOftE B(IJlFC ADDR20ySDHC OATayUSa Dp) ):F

10、C ADDR2iySDHC DAT3yUSS D41 -界厂加I.IFC ADDR|23JSDHC CtMJS0=D因 lFC.ADZ-=F24yilSa D *IFC AMD FC CS Ba：lIFC WE BIFC CLEIFC OE BIFCWP.BIFC RB 0 -IFC.BCTLIFC PAPJD|/USTP JFCJAI) 1|FC PERR HAfiS DliR IFC CUKOURC.QjqiiyiFC. cs ar卯use NXT1&DDP22*2IFC/eSCHC1JSB ULPVDMATSECV isaaCP!OP10102S$iDs2SDZJOQ 佝:smrDLBm

11、SDF FIX BLOSD2_FIEF_CLK -SDa REF CLK 片 SON IMP CAL TX 302胡巴CALJX .D2 PLL TPA 导血 PLL TFJ1111P1010USS PHYVBU&CLMP - BIAS_RDCTUDp-UDM-*111111111弍MDCC MDIOEttiareC Mgmnf乂 SiPI_IUIDSI/GPtO5 :SPLM宜mGPiqri :甘.心茁F；=T：-I :询)0胡 T_SOUT|2KTDM_TX_DATA 丁 阿 T 口勘JAPT密科|2TD胡FIX DAT必 寸 UWKWPLSOJTI：3FW1T塔 MN? 口旳U矗RT S

12、 N曲F 口尸宜打曲匸500咆UAnT 5INO|.UABT工Tg HLB丁 UAHT_口TS_B()UART_SOU1IlUW匸虫NJ寸 UAFIT_CTS_B(ryT3_TLGLK；G口IQ1 訓旧Q? 0亠 UWH. 口TS=耳 1FDM 农 CLMSPIO(和 JflRQpi】.liCi SO岛# BCH_SCL 订 WaLSDABC2 9CLJRQgJRCM口 IGNf IRQtaySPESETMTMPRETEGT |RQ QUT J辭10(叩 FIQMyDRWBUSAiDVAl:GPiopyi口空邱佃耳朋囲订佛皿眄则 ：GPIO(外TRO(钏0粘_斛_讪詐100(町GPIOSyin

13、Q(7KKSTP_OOT_BMSRClDra_ MOHyi口n阱ICP_&MS琳iP3:do(别RGFUDC 醐1和口事町HfflESETHmESEgEQj口 EADYRRiGOUTaSLE 卬SYsgjt_ RTC寸 US8PH匕CLKSCAN MODE Bi WK*15!IDO” IMS；TRST ElSDH TXpdl| 5D1JO(_B3F 严匚口仲|mm 用 R3tO SOL 口 EF_CLK :SDLH 存上LK_R 一 SD1MP GM-TX ” SDLl 胡 PmL RKSD1 PLL TPDSPIZ GPIOCAN/OUART/TDMDUAHTZTDW 即0IRQGPIOT

14、PIO USBSyiwnI Control * Ptower *Mngm：-| Qk)dmg勺 IO_VSEL* JTAGSerO&sl配置信号要在HRESETJ的上升沿采样，但是普通配置信号与 PLL配置信号 的建立、保持时间要求不一样。大部分复位配置信号都有内部上拉电阻， 有些没 有内部上拉，需要外部上拉电阻。芯片复位过程中，会忽视绝大部分输入信号的状态，但是会将绝大部分 output信号驱动到in active 状态。lable 3-2. Reset configuration signalsFunctional inlerfaceFunctional $ign創 nameReset C

15、Qofiguration nameDefaultIFC_AD0;?No defaultIFC_AD|7:&|clgLMr pH0：1JNo defaultIFC_AD3:&cfgL core pll0:2Must be drivenIFC_AD6cfg corisped1IFC_AD9:11cfg ilc pt?(0c21111IFC AD(15jcfg_rlc_adjm11IFC_WE_Bcfg ilc flash mode1IFC_CLEcfg_host_a.gtfO11IFC_OE_BcfgL host agti 1IFC_AD|13：14jcfg_io_portsOJ)111IFC_A

16、VDcfgLO：3Jcfg_ramoc0:W1111iB-tA NORNote: 1: Secure boot i& nol supponad on PGIe in both root-complex and and-poinl modes 2: DDR controller as boot source is not supported in secure boot mode.Secure boot 配置:Table 4-1Secure boatFunctional signalsReset configLiration nameValu(Binary)Description0Device

17、configured for trusted mode of operations.HRESETREQ_BDfauh(l)cfg_sb_dis1Device coYfigured for non-trus-ted mode of operations.Cfg_romoc选择NAND Flash时，IFC_AD9:11在POF过程中用于选择每 个block 的page大小：Table 4-15. IFC pages per blockFunctional signalsReset configuration nameValue(Binary)Description000Reserved0012K

18、 pages per block0101K pages- per Nock011612 pmgem per blockloo256 pages per Nock10112B pages per Nock11064 pages per blockIFC_AD9;11cfg_ilc_pb0;211132 pag&s per hloc*Cfg_rom_loc 选择 NAND Flash时，UART_RTS0、UART_SOUT在 POF过程 中用于选择ECC使能功能：Table 4-16. IFC ECC enable configurationFunctional signalsReset con

19、figuration nameValue(Binary)OescriplionOO, 01EGC disabled104bcorreclionUAHT_RTS01. UART_SOUT1 Delault11)11Bb* coriTGdionCfg_romoc选择NOR Flash时，IFC_AD 15在POF过程中用于选择哪些地址信号与数据信号复用，在 此过程中IFC_AD是不能为低电平的：Table 4-17- IFC address shift mode configurationFunctional 吿igri白陆Reset configuration!nameValue(Binary)

20、De script ioncfg_ifc_adm0Reserved1FC AD15Defauh(1)1Higher ordeaddress bits are multiplexed with data on IFC_AD0-15GSOROfUiiaj (ADM_SHFT| Mill l 0 x07IFC Flash模式配置：IFC_WEi POF过程中用于选择Flash模式功能: Table 4-18. IFC flash mode configurationFunctional signalsReset configuration nameValue(Binary)DescriptionLI

21、cfg_rom_loc selected lorNOR Bool: Resen/sdNAND Bool： iBad block indicator i& al pagm 0诒联 page of eachblockIIFC WEefaLill(l)cfg_ifc_fiash_mode1cfg_roTi_lM selected lorNOR Bool; Normal async NOR FlashNAND Bool： Bad block indicator is al page 0 and paga 1 of each block.PCIe主/从模式配置：IFC_CLE和IFC_OE分别在POR过

22、程中用于配置芯片的 PCIeO和PCIel接口的主从模式:Table 4-19. Host/agent configurationFunctionalcotifjgurallon nameValue(Binary)1Mining0Device acts as an end porn on PCI Express 1 interfaceIFC.CLEcrg_host_agtci1Device acts as a root complex on PCI Express 1 interf呂CB0Device anrs as an endpoint on PCI Express 2 interfoeI

23、FC_QEDefautt(1icfg_host_a.igtlj1Dsvics acts as a root complsx on PCI Express 2 intsrface6-Lane SerDes 接口配置：IFC_AD13:14在 POR过程中用于 6 组 SerDes差 分信号为PCIe、SATA SGMII接口，当SDn_REF_CL不提供时，该Lane将关闭。Table 4-20. SerDes I/O port and protocol selection4-Lane SerDes2-Lane SerDesFunctional signalReset configurati o

24、n nameValue (Binary)01230100offoffoffoffoffoff01PCI Express1 XI(2-5)PCI Express &X1(2-5)&TSEC2 as SGMII(1-25eTSEC 3 asSGMII(125SATAI(3.0)SATA20.0)10PCI Ekprass1 X1 (2-5)&TSEC1 asSGMII(1.25)&TSEC2 as SGMII(125)eTSEC3 as SGMII(125)SATAI(3.0)SATA20.0)IFC AD(13: 14】Default (11)cfg_ko_port s0:1 11off&TSE

25、C1 & SGMIIt1esoo core is allowed io boot without waiting for configuration by an eKtamal masler.Boot顺序配置：IFC_BCTL CAN1_T在POR过程中决定CPU是从 I2C1上的ROM芯片启动还是不从I2C中启动。Table 4-23. Boot sequencer configurationFunctional signalReset configuration nameValue Binary)Mining00Reserved01Namnal 叱 addressing mode is u

26、sed. Boot sequencer is enabled and load configuration informalion from a. ROM on the l2Cl interface. A valid ROM must be present.10E K!ended l2C addresstng mode i$ used. Boel wquencer i$ enabled and loads oamfiguration informalion from a AOM on the l2Cl interface. A valid ROM must be present.IFC_BCn

27、H CANlTXDstauirii)Gfg_boot_seqCU 11Boot sequencer is disabled. No lyC ROM is accessed (default-DDR3SDRAM类型选择配置：IFC AVD在 POR过程中决定DDR3SDRA啲类型Table 4-24. DDR DRAM typeFundhnal signalReset configuration nameValue(BinaryMeaning0DDR3L1.35 Vp CKE low at resetIFC_AVDDefauftlcfg_dram_lype1DDR31.5 V, CKE low

28、al resetSerDes参考时钟配置：IFC_AD12在POR过程中决定SerDes参考时钟是 100MHz还是 125MHz4-lane和2-lane是分开的差分时钟输入，独立的锁相环。若 SerDes PLL 终止，P1010会启动。SerDes配置成的高速接口会disable 直到HRESE完成。Table 4-25. SerDes reference clock configurationFunctional signalReset conf iguratiian nameValue(Binary Mleaniiriig0SerDes 缺冲恬 a 125 MHz reference

29、 clock Irequency.IFC_AD(12Default (1)cfg_srds_refdk1SerDesa 100 MHz raffiranca clock Irequancy.Secure引擎是否使用的配置：HRESET_REQ_BPOR过程中决定是否用到内 部Secure引擎。Table 4-26. Engineering useFurbCtdonal signal%口書纯t confjgiJiratian nameValue(Binary)MeaningDP1010E ts configured io be a trusted sy&t&mHRESET_REO_B Defau

30、lt 1P1010E ts conltgured lo be a non-trusied systemP1010版本号配置：TSEC1_TX_E在PORa程中为高，可以读取 P1010的版 本号。I able 4-27 system version numberFunctiional signalsReset configuration nameValue(Biinary)Meaning0ReservedTSEC1_TX_EN Default c(g_3vr1For P1010 Ulis signal should be high during power on reset sequenceCCB(platform clock，内部总线时钟)clock 频率配置：IFC_PAR1在 POR 过程中为高，使CCB寸钟频率高于300MHzTable 4-28. Platform speedFunctional signalsReset eonfiguraticn nameValue(Binary)Maanimg0Platform clock frequency is less than 300 MHz.IFC_PAR1) Default fg_plat_speed1Platform clock fre