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文档简介

1、基于FPGA的数字系统设计第一次课程作业题目：串入并出转换器设计 2015/3/28推荐精选一、 要求设计一个串入并出转换器。输入是8bit数据，输出是32bit数据。给出AMSD图和HDL设计描述。提交纸质文档。二、 设计思路输入数据为8bit 的data，输出为32bit 的R0。定义了reg型的宽度为8bit的a、b、c三个中间变量，以及2bit的reg型变量i 。 复位信号rst为低电平有效，当rst有效时： i 、R0 、a 、b 、c 的值初始化为0。 当rst值为1时 ：运用case（i）语句，状态为00时data值存于a寄存器中，状态为01时data值存于b寄存器中，状态为10

2、时data值存于c寄存器中，状态为11时输出R0 且R0=data7：0,c,b,a。其中在测试文件中，我将data值从0开始每个一个时钟周期自加1以产生串行输入的data数据。(注：由于data先输入的数据为R0输出数据的低位故R0=data7：0, c, b, a)三、 HDL设计描述module inoutchange(clk,rst,data,R0);input clk;input rst;input 7:0data;output R0;reg 31:0R0;reg 1:0i;reg 7:0a;reg 7:0b;reg 7:0c;always (posedge clk or neged

3、ge rst)推荐精选if(!rst) begin i=0; R0=0; a=0; b=0; c=0; endelsebegin i=i+1;case(i)2b00:a = data;2b01:b = data;2b10:c = data;2b11:R0 = data7:0,c,b,a;default: beginR0=0;i=0;endendcase endendmodule推荐精选四、 ASMD图五、 ModelSim仿真图推荐精选仿真分析：当rst=1时，每个时钟周期内data串行输入一个8bit的数据，四个时钟周期后R0并行输出一个32bit的数据。如上图所示，data输入为0001010 0001011 0001100 00001101，R0输出为00001101000110000010110001010。(注：由于data

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