自我检查与两级组合实现

1、自我检查与两级组合实现基于FPGA和CPLD电路的逻辑摘要超大规模集成电路（VLSI）技术已经发展成一个水平很大的系统，以前实施的将分立元件印刷电路板，集成到一个单一的集成电路（IC）。但新的积极芯片设计技术经常产生不利吗？像在功能操作芯片的可靠性。一个并行的使用错误检测（CED）方案以实现现代计算机系统的高可靠性要求成为一个重要的设计技术。本文介绍了基于VHDL描述下阴极电泳在超大规模集成电路可分离代码的实现。并对错误检测的四个方案进行了分析：一个组合逻辑，伯杰码，玻色林码，和奇偶校验码。关于面积的开销和18电路的工作速度下降的结果，是他们以FPGA和CPLD技术实现的，2003爱思唯尔公司

2、报告，并保留所有权利。1.介绍一个对产生的错误故障检测是在大多数容错系统的必要的第一步。通常，故障已经通过平均的测试被发现。然而，测试对许多系统的故障是不充分的，需要更高可靠性和易维修性。测试是不可能检测到短暂的瞬态故障存在 1 。研究表明，这样的非永久性故障主要原因是超大规模集成电路/系统故障（8298%） 2 。与当前的可能性减少的电压电平和噪声容限的随后的还原，电路/系统暂态和易感性间歇性故障可能会增加。如果测试确实检测到一个故障，故障发生和故障之间的延迟检测通常是足以允许误差传播到整个系统，使回收困难。定期测试替代（如，例如，扫描方法 3 ）是系统正常运行期间错误的并行检测。并发错误检

3、测中检测到一个故障系统产生的第一个错误是在ECAP能永久和瞬时故障检测。由于检测并行运行正常，潜伏期故障发生和故障检测可以显着减少之间的。并行（在线的或隐含的）错误检测技术应用于数字系统可分为两类：测试码的存储器，数据总线奇偶校验位。单纠错和双错误检测码存储器使用，数据总线奇偶校验位，残留（码），伯杰（码），玻色林（码）和算术运算电路的M-代码，和自我检查时序电路，所有的电路级的技术的例子。寻址能力，看门狗定时器，容错数据结构和使用的复制，如FTMP和筛选，和N版本编程是一些用来在系统级错误检测技术的例子 4 。通常，在系统级的并发错误检测技术导致相当多的硬件开销，性能退化，或故障检测延迟。特

4、别是，他们对电路速度的影响可能无法容忍的高性能应用。自检电路可以采用硬件冗余意味着确保并发错误的检测。一种自检测电路图1给出的一般结构。一个自检查电路（SCC）是一个功能块，产生编码的输出向量，和一个检查，检查向量来确定是否发生了一个错误，即验证输出。本电路提供即使在发生故障时，也能检查自己的能力。功能电路可以组合或顺序。目的是通过自检电路通常被称为完全自我检查（TSC）达成目标；即功能块的第一个错误的输出必须提供在检查输出误差指示。已经做了很多工作，在该地区的自我检查，检查设计不同的代码1,5-12。然而，基于格子电路综合的VHDL设计并没有受到多少关注。自检组合逻辑电路的设计方法5,13,

5、14。在6,7提出了在该地区的自我检查的时序电路设计的结果。应用程序的自我检查的微控制单元，塑胶布劳恩阵列乘法器，有限状态机（FSM）等概念，在7,11。完全自检系统设计的理论1。检查器电路在大多数以前的作品，涉及一些约束，需要满足以获得自我检查设计。然而，没有试图评估的面积开销，最大工作频率，适合执行根据FPGA 和CPLD技术实用性的设计。在本论文中，我们已考虑实施心理状态的四双不同的编码技术（复制校验码，伯杰代码和玻色林代码）到18的组合电路，以使这些电路自检。硬件电路结构是借来的，从数据手册的半导体，导体公司，如德州仪器，美国国家半导体，惠普，东芝从教科书或专用计算机算术15。此外，在

6、长期的面积开销，最大工作频率，适合FPGA和CPLD实现与设计的实用性进行了讨论。图1.自检电路的一般结构。2设计策略硬件，信息和时间冗余的超大规模集成电路芯片的广泛的战略与并发错误检测性能16。信息冗余，作为第一种方法，涉及使用的编码技术，提高电路的可靠运行能力。无数的错误检测和校正码如伯杰码，玻色林码，剩余码，奇偶校验码，循环码和其他代码，已经提出了用于存储，数据传输，数据操作，和数据控制功能16。在某些情况下，性能是不是一个瓶颈，可以用第二种方法称为时间冗余。它涉及到使用相同的硬件的反复时间，对于相同的输入和比较的结果。这种方法的例子是变化的逻辑，重新计算与转向操作数等16。第三种方法是

7、使用硬件冗余，以提高电路的可靠性。最简单的硬件冗余的TSC电路设计的方法是重复。通常，设计实现相同的电路的两个副本。第二个副本补充的第一个副本的输出值，两轨码树（TRC）按位比较输出。每当自然和互补输出的配置相互不同，或每当故障影响一个自检TRC跳棋，误差信号报告的故障的存在。这种方法的优点是适用于任何一般的功能。不幸的是，重复和比较的面积开销过高（更超过100）。并发错误检测的一般方法是编码电路的输出与错误检测代码，并有检查，监控输出，并给出了一个错误的迹象，如果出现一个非编码字。三种类型的系统用于并发错误检测的代码是玻色林伯杰代码，代码和校验码。可分离的性质，这些代码有利于电子商务推导有效

8、的自检检查。最简单的用于错误检测的方案是奇偶校验。甲奇偶校验码可以产生作为代码，其中每个校验位的奇偶校验位的输出位为一组。检查校验位的输出，每个组被称为奇偶校验组。并发错误检测奇偶检验码的基础上，用于产生多级的电路的合成技术，提出了在1,12。M02 9002028高效率的方案已经开发了用于并发错误检测电路中与规则的结构，例如，加法器和乘法器1,11,12。伯杰密码加密的信息包括原始信息由伯杰校验位。伯杰校验符号的信息，既可以采用在信息中的1的数目的信息或一个补零的个数的二进制表示形式。对于I的信息比特中，有必要为至少log2（I+1）校验位。伯杰编码设计技术的并发错误检测的目的，采用了一套完

9、整的加法器模块提供的信息比特的总和。玻色林码是系统码，并要求一个固定数量的校验位，独立的信息比特的数目。代码构造的1或0的数量进行计数，类似伯杰代码。然后修改代码参数t的计数。对于t =2和3中，计数执行的模4和8，分别产生在2和3的校验位，10。玻色林与大于3的检查位的代码解释在1中的详细信息。10合成多级电路的并发错误检测的基础上玻色林码的程序进行了审议。在本文中，我们使用一个标准的方法，完全自检系统中指定的VHDL设计。在开始时，所提出的方法要求从用户原来的逻辑功能模块在布尔形式的规范。然后功能规格是丰富的检验符号发生器和校验器配件。之后，扩展的规范转换成VHDL描述，并使用商用工具合成

10、。这意味着，对于每个考虑的电路，两个VHDL版本存在。第一个涉及到原始版本，而所述第二自身检查所涉及的变形例的VHDL RTL描述的变体。FPGA或CPLD技术被用于实施。在续集中，TSC检查器的硬件结构的基础上重复，伯杰代码，玻色林码，校验码进行说明。对于所有四个计划的TSC组合逻辑电路的合成和实施过程。我们使用Active HDLV.3.5andXilinxISE4.2的作为这些电路的设计，合成和模拟工具。此外，报告所产生的合成工具使我们能够获得设计细节的面积开销，运行速度，关键路径等。下面是18个有代表性的电路的VHDL描述，之后他们的结构进行了修改，以获得相应的TSC电路的硬件结构：（

11、1-2）C 1/2：基于SN74854/8-bits幅度比较器（3）C3：ASCII七段译码器;（4）C4：ASCII转换为BCD码解码器;（5-6）C5/ 6;4/8-bits乘数（7）C7：18段固态字母数字显示器HDSP-6300（8-9）C8 /9：8/16-bits涟波进位加法器（10-11）C10/118/16-bits先行进位加法器（12）C12：32位漏斗器;（13-15）C13/14/15：6/8/12-bits二进制转换为BCD码转换器（16）C16：8三个优先级编码器（17）C17：16至四个优先级编码器;（18）C18：3行8线译码器/多路分用器。（A） 重复码：对于一

12、个给定的组合逻辑电路中，我们合成的重复电路和逻辑的TSC比较（见图2a）。该电路的原始部分真实，而其复制补充输出值。当自然和互补输出配置各不相同，或在故障影响一个人的自我检查和两个轨道跳棋，误差信号报告存在故障。TSC比较器的逻辑的程序，用于产生适于到的信号的数目，以进行比较。（B） 伯杰代码：让我们的原始资料包括I位。伯杰代码加密需要的log2（I +1）位1。图2的系统的硬件结构。自检电路：（a）重复（b）伯杰和玻色林码;（c）有4个奇偶校验位的奇偶校验。校验位发生器和TSC两轨检查被描绘在图. 2b中以下1。（C） 玻色林码：在这个方案中，代码是用玻色林。图2b的校验位发生器的硬件结构和

13、TSC两轨检查。（D） 奇偶校验码：该编码方法包括增加一个检查点称为奇偶校验位，对信息比特或一组的信息比特。奇偶校验位是这样选择的，它等于信息位模2加法或他们的补充。一些有效的方法5,14 输出部分形成在这样一种方式，每个块内的逻辑共享的最大化而不是逻辑之间共享块允许逻辑块。框图自检电路用4个奇偶校验位的技术被描绘在图2C。表1FPGA XC2S100-5器件的电路上实现从斯巴达2系列/ CPLD XCR3384XL-7-TQ144设备的CoolRunner XPLA3CPLD家族注意：原稿 - 原电路； DUP - 重复； BER - 伯杰码； BLIN - 百色林码； POV - 单奇偶校

14、验； PG2 - 二位奇偶组； PG4 - 四位奇偶组；ar.over - 面积开销；sp.decr - 速度递减。3结果所提出的方法的目标是选择的VHDL代码，需要最少的地区实施自我检查主在最大工作频率。该电路的面积等于原函数的逻辑，面积总和CED逻辑，并检查程序。由原始的功能逻辑电路所需要的面积取决于多少逻辑共享是可能的。由CED逻辑所需要的面积取决于检验功能的大小，必须实现每个代码。通过检查所需要的面积来决定有多少个检查组。我们应用我们的方案在18个不同的组合电路。表1总结了得到的结果。它涉及到的情况下，当所有18个电路技术映射到赛灵思FPGA电路XC2S100-5，斯巴达2系列的典型代

15、表，和Xilinx CPLD电路XCR3384XL-7，作为代表的CoolRunner XPLA3CPLD系列。地区FPGA技术的开销是通过占用片（SLC）可见，而CPLD通过占用宏单元的数量（MCL）。一种形式的延迟，对应于焊盘到焊盘的最大延迟（TPD）中给出的所有合成电路的操作速度。根据表1的结果，我们可以得出以下结论：1. 重复码。在这种情况下，我们发现，总面积开销平均为157，为FPGA，CPLD和99.8，。此外，速度减少was61.9，为FPGA，和127.2CPLD的。2. 伯杰码。面积开销为251.1，为FPGA，CPLD，和245，而速度下降为69.3和299.6，FPGA

16、和CPLD的分别。3. 玻色林码。面积开销，平均为200.7，为FPGA，CPLD和207.4，相应的速度递减，分别为60.6和227.5，分别为FPGA和CPLD。4. 校验码。我们已经考虑了两个奇偶校验方案：单奇偶组（POV）和多个同等TY-组（PG2和PG4）技术。在这两种情况下，每个组生成一个奇偶校验输出。我们发现，为FPGA的平均面积开销POV，PG2和PG4，分别为77.3，119.6和90.9，而CPLD分别为94.2，118.3，120.9。关于为FPGA的操作电路的速度，我们发现POV，PG2，和PG4分别减少的是19.1，38.6，32.6，CPLD相应的速度下降，分别为1

17、26.3，121.8和103.2。在一般情况下，所有四个CED方案涉及重大的面积开销以及速度下降。此外，在所有情况下没有一个优于他人的统一的方案。不过，根据所获得的平均结果，我们可以得出以下结论：（a）校验计划是一个卓越的FPGA技术之一，面积开销和速度递减;（b）以CPLD技术，复制和校验检查计划有几乎相同的表现。4.结论在本文中，我们提出了四种方案，在完全自我检查的基础上重复码，校验码，伯杰代码和玻色林代码来自一个VHDL描述的组合电路合成。我们用一个适合的方法插入到综合的VHDL RTL描述的原始电路CED。然后，我们使用了一个商业综合工具，实施相应的TSC到FPGA或CPLD技术。在R

18、TL级，而不是在门级，因为我们插入的并发错误检测电路插入在前端的合成过程中具有以下优点：（a）在合成工具可以采取错误检测电路时考虑到满足定时约束条件（上电，以及其他方面的限制，可测试性等）。 （b）在RTL级插入错误检测电路可以很容易地和无缝地整合到标准的设计流程。为了使结果更逼真，必须将合成的组合电路的数目以增强和组合电路的复杂结构考虑在内。但不失一般性，所描述的合成过程应该是相同的建议。参考文献1拉拉PK。自检和容错数字系统设计。旧金山：摩根考夫曼出版，2001年。2卡斯蒂略所述等。的瞬态误差可靠性模型的推导和校准。IEEE跨COMPUT1982年，C-31（7）:658-71。3，布利克H等。边界扫描测试：一个实用的方法。多德雷赫特：克伦威尔学术出版社，1993年。4马哈茂德A，麦克拉斯基EJ。并发错误检测使用看门狗处理器 - 。调查。 IEEE横贯COMPUT1988，C-37（2）:160-74。5图巴NA，麦克拉斯基EJ。逻辑合成的多层电路并发错误检测。 IEEE反式CAD1997，16（7）:783-9。6杰哈NK，王世杰。自检的超大规模集成电路的设