基于FPGA的多功能时钟

1、前言现代社会的标志之一就是信息产品的广泛使用，而且是产品的性能越来越强，复杂程度越来越高，更新步伐越来越快。支撑信息电子产品高速发展的基础就是微电子制造工艺水平的提高和电子产品设计开发技术的发展。前者以微细加工技术为代表，而后者的代表就是电子设计自动化（electronic design automatic, EDA）技术。本设计采用的VHDL是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级这三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述，覆盖面广，抽象能力强，因此在实际应用中越来越广泛。ASIC是专用的系统集成电路，是一种带有逻辑处理

2、的加速处理器；而FPGA是特殊的ASIC芯片，与其它的ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点。在控制系统中，键盘是常用的人机交换接口，当所设置的功能键或数字键按下的时候，系统应该完成该键所对应的功能。因此，按键信息输入是与软件结构密切相关的过程。根据键盘结构的不同，采用不同的编码方法，但无论有无编码以及采用什么样的编码，最后都要转换成为相应的键值，以实现按键功能程序的转移。1钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，

3、甚至各种定时电气的自动启用等，所有这些都是以钟表数字化为基础的。因此研究数字钟以及扩大其应用有着非常现实的意义。1传统电子实习学习内容1.1常用元器件识别任何电子电路都是由元器件组成的，而常用的元器件有电阻器、电容器、电感器和各种半导体器件(如二极管、三极管、集成电路等)。为了能正确地选择和使用这些元、器件，就必须掌握它们的性能、结构与主要参数性能等有关知识。1.1.1电阻器的简单识别与型号命名法 电阻器的简单识别电阻器是电路元件中应用最广泛的一种，在电子设备中约占元件总数的30%以上，其质量的好坏对电路工作的稳定性有极大影响。电阻器主要用途是稳定和调节电路中的电流和电压，其次还可作为分流器、

4、分压器和消耗电能的负载等。电阻器按结构可分为固定式和可变式两大类。固定式电阻器一般称为“电阻”。由于制作材料和工艺不同，可分为膜式电阻、实芯式电阻、金属线绕电阻(RX)和特殊电阻四种类型。膜式电阻包括：碳膜电阻RT、金属膜电阻RJ、合成膜电阻RH和氧化膜电阻RY等。实芯电阻包括：有机实芯电阻RS和无机实芯电阻RN。特殊电阻包括：MG型光敏电阻和MF型热敏电阻。可变式电阻器分为滑线式变阻器和电位器。其中应用最广泛的是电位器。图1.常用电阻器外形及符号色环颜色的意义例如，四色环电阻器的第一、二、三、四道色环分别为棕、绿、红、金色，则该电阻的阻值和误差分别为：R=(1×10+5)×

5、;102=1500 电阻器的型号命名法表示例：RJ710.1255.1kI型的命令含义：1.1.2 选用电阻器常识1.根据电子设备的技术指标和电路的具体要求选用电阻的型号和误差等级。2.为提高设备的可靠性，延长使用寿命，应选用额定功率大于实际消耗功率的1.5-2倍。3.电阻装接前应进行测量、核对，尤其是在精密电子仪器设备装配时，还需经人工老化处理，以提高稳定性。4.在装配电子仪器时，若所用非色环电阻，则应将电阻标称值标志朝上，且标志顺序一致，以便于观察。5.焊接电阻时，烙铁停留时间不宜过长。6.选用电阻时应根据电路中信号频率的高低来选择。7.电路中如需串联或并联电阻来获得所需阻值时，应考虑其额

6、定功率。阻 值相同的电阻串联或并联，额定功率等于各个电阻额定功率之和；阻值不同的电 阻串联时，额定功率取决于高阻值电阻。并联时，取决于低阻值电阻，且需计算 方可应用。1.1.3电容器的简单识别与型号命名法电容器的简单识别按其结构，可分为以下三种：固定电容器、半可变电容器(微调电容器)、可变电容器按电容器介质材料，可分为以下几种：电解电容器、云母电容器、瓷介电容器、玻璃釉电容、纸介电容器、有机薄膜电容器电容器型号命名法表电容器型号命名法示例：CJX-250-0.33-±10%电容器的命令含义：1.1.4电容器质量优劣的简单测试 一般，我们利用万用表的欧姆挡就可以简单地测量出电解电容器的

7、优劣情况，粗略地辨别其漏电、容量衰减或失效的情况。具体方法是：选用“R×1k”或“R×100”挡，将黑表笔接电容器的正极，红表笔接电容器的负极，若表针摆动大，且返回慢，返回位置接近曲，说明该电容器正常，且电容量大；若表针摆动大，但返回时，表针显示的值较小，说明该电容漏电流较大；若表针摆动很大，接近于0，且不返回，说明该电容器已击穿；若表针不摆动，则说明该电容器已开路，失效。该方法也适用于辨别其他类型的电容器。但如果电容器容量较小时，应选择万用表的“R×10k”挡测量。另外，如果需要对电容器再一次测量时，必须将其放电后方能进行。选用电容器常识1.电容器装接前应进行测

8、量，看其是否短路、断路或漏电严重，并在装入电路时，应使电容器的标志易于观察，且标志顺序一致。2.电路中，电容器两端的电压不能超过电容器本身的工作电压。装接时注意正、负极性不能接反。2.当现有电容器与电路要求的容量或耐压不合适时，可以采用串联或并联的方法予以适应。当两个工作电压不同的电容器并联时，耐压值取决于低的电容 器；当两个容量不同的电容器串联时，容量小的电容器所承受的电压高于容量大 的电容器。4.技术要求不同的电路，应选用不同类形的电容器。5.选用电容器时应根据电路中信号频率的高低来选择。1.1.5电感器的简单识别与型号命名法电感器的分类：根据电感器的电感量是否可调，电感器分为固定、可变和

9、微调电感器。可变电感器的电感量可利用磁芯在线圈内移动而在较大的范围内调节。它与固定电容器配合应用于谐振电路中起调谐作用。微调电感器可以满足整机调试的需要和补偿电感器生产中的分散性，一次调好后，一般不再变动。(a)电感器线圈 (b)带磁芯、铁心的电感器 (c)磁芯有间隙电感器 (d)带磁芯连续可调电感器 (e)有抽头电感器 (f)步进移动触点的可变电感器 (g)可变电感器选用电感器常识1.在选电感器时，首先应明确其使用频率范围。铁心线圈只能用于低频；一般铁氧体线圈、空心线圈可用于高频。其次要弄清线圈的电感量。2.线圈是磁感应元件，它对周围的电感性元件有影响。安装时一定要注意电感性元件之间的相互位

10、置，一般应使相互靠近的电感线圈的轴线互相垂直，必要时可在电感性元件上加屏蔽罩。1.1.6半导体器件的简单识别与型号命名半导体器件的简单识别半导体二极管和三极管是组成分立元件电子电路的核心器件。二极管具有单向导电性，可用于整流、检波、稳压、混频电路中。三极管对信号具有放大作用和开关作用。半导体器件型号命名法半导体二极管和三极管是组成分立元件电子电路的核心器件。二极管具有单向导电性，可用于整流、检波、稳压、混频电路中。三极管对信号具有放大作用和开关作用。半导体器件型号命名法表1.2 焊接技术线路板，电路板, PCB板，pcb焊接技术近年来电子工业工艺发展历程，可以注意到一个很明显的趋势就是回流焊技

11、术。原则上传统插装件也可用回流焊工艺，这就是通常所说的通孔回流焊接。其优点是有可能在同一时间内完成所有的焊点，使生产成本降到最低。然而温度敏感元件却限制了回流焊接的应用，无论是插装件还是SMD.继而人们把目光转向选择焊接。大多数应用中都可以在回流焊接之后采用选择焊接。这将成为经济而有效地完成剩余插装件的焊接方法，而且与将来的无铅焊接完全兼容。选择性焊接的工艺特点可通过与波峰焊的比较来了解选择性焊接的工艺特点。两者间最明显的差异在于波峰焊中PCB的下部完全浸入液态焊料中，而在选择性焊接中，仅有部分特定区域与焊锡波接触。由于PCB本身就是一种不良的热传导介质，因此焊接时它不会加热熔化邻近元器件和P

12、CB区域的焊点。在焊接前也必须预先涂敷助焊剂。与波峰焊相比，助焊剂仅涂覆在PCB下部的待焊接部位，而不是整个PCB.另外选择性焊接仅适用于插装元件的焊接。选择性焊接是一种全新的方法，彻底了解选择性焊接工艺和设备是成功焊接所必需的。选择性焊接的流程典型的选择性焊接的工艺流程包括：助焊剂喷涂，PCB预热、浸焊和拖焊。助焊剂涂布工艺在选择性焊接中，助焊剂涂布工序起着重要的作用。焊接加热与焊接结束时，助焊剂应有足够的活性防止桥接的产生并防止PCB产生氧化。助焊剂喷涂由X/Y机械手携带PCB通过助焊剂喷嘴上方，助焊剂喷涂到PCB待焊位置上。助焊剂具有单嘴喷雾式、微孔喷射式、同步式多点/图形喷雾多种方式。

13、回流焊工序后的微波峰选焊，最重要的是焊剂准确喷涂。微孔喷射式绝对不会弄污焊点之外的区域。微点喷涂最小焊剂点图形直径大于2mm，所以喷涂沉积在PCB上的焊剂位置精度为±0.5mm，才能保证焊剂始终覆盖在被焊部位上面，喷涂焊剂量的公差由供应商提供，技术说明书应规定焊剂使用量，通常建议100%的安全公差范围。预热工艺在选择性焊接工艺中的预热主要目的不是减少热应力，而是为了去除溶剂预干燥助焊剂，在进入焊锡波前，使得焊剂有正确的黏度。在焊接时，预热所带的热量对焊接质量的影响不是关键因素，PCB材料厚度、器件封装规格及助焊剂类型决定预热温度的设置。在选择性焊接中，对预热有不同的理论解释：有些工艺

14、工程师认为PCB应在助焊剂喷涂前，进行预热；另一种观点认为不需要预热而直接进行焊接。使用者可根据具体的情况来安排选择性焊接的工艺流程。1.3电路板印制技术SMT工艺是利用钎料或焊膏在元件与电路板连接之间构成机械与电气两方面的连接，其主要优点在于尺寸小、重量轻、互连性好；高频电路的性能好，寄生阻抗显著降低；抗冲击力与振动性能好。采用SMT工艺时引线不需穿过电路板，可避免产生引线接受或辐射而得来的信号，进而提高电路的信噪比。进行电路板设计时，可通过DFM（可制造性设计）来完成。DFM是并行工程（CE）关键技术的重要组成部分，它从产品设计开始，考虑可制造性和可检测性，从设计到制造一次成功，是电路板设

15、计的一种有效工具。评价SMT工艺性能的好坏，首先应使焊点能够正确成型；而正确成型的前提是必须合理设计PCB板上元器件的焊盘尺寸；其次在PCB板布局时要合理安排元件的密度，满足测试点的要求。进行电路板设计时，可通过DFM（可制造性设计）来完成。DFM是并行工程（CE）关键技术的重要组成部分，它从产品设计开始，考虑可制造性和可检测性，从设计到制造一次成功，是电路板设计的一种有效工具。1.3.1 PCB材料选择印刷电路板基材主要有二大类：有机类基板材料和无机类基板材料，使用最多的是有机类基板材料。层数不同使用的PCB基材也不同，比如34层板要用预制复合材料，双面板则大多使用玻璃环氧树脂材料。无铅化电

16、子组装过程中，由于温度升高，印刷电路板受热时发生弯曲的程度加大，故在SMT中要求尽量采用弯曲程度小的板材，如FR-4等类型的基板。由于基板受热后的胀缩应力对元件产生的影响，会造成电极剥离，降低可靠性，故选材时还应该注意材料膨胀系数，尤其在元件大于3.2×1.6mm时要特别注意。表面组装技术中用PCB要求高导热性，优良耐热性（150，60min）和可焊性（260，10s），高铜箔粘合强度（1.5×104Pa以上）和抗弯强度（25×104Pa），高导电率和小介电常数、好冲裁性（精度±0.02mm）及与清洗剂兼容性，另外要求外观光滑平整，不可出现翘曲、裂纹、伤

17、痕及锈斑等。印制电路板厚度有0.5mm、0.7mm、0.8mm、1mm、1.5mm、1.6mm、（1.8mm）、2.7mm、（3.0mm）、3.2mm、4.0mm、6.4mm，其中0.7mm和1.5mm板厚的PCB用于带金手指双面板的设计，1.8mm和3.0mm为非标尺寸。印制电路板尺寸从生产角度考虑，最小单板不应小于250×200mm，一般理想尺寸为（250350mm）×（200×250mm），对于长边小于125mm或宽边小于100mm的PCB，易采用拼板的方式。表面组装技术对厚度为1.6mm基板弯曲量的规定为上翘曲0.5mm，下翘曲1.2mm。通常所允许的弯曲

18、率在0.065%以下。1.3.2 PCB导通孔及元器件布局导通孔布局1.避免在表面贴装焊盘以内或距表面贴装焊盘0.6mm以内设置导通孔。2.无外引脚的元器件焊盘（如片状电阻电容、可调电位器及电容等），其焊盘之间不允许有通孔(即元件下面不开导通孔；若用阻焊膜堵死可以除外)，以保证清洗质量。3.作为测试支撑用的导通孔，在设计布局时，需充分考虑不同直径的探针进行自动在线测试时的最小间距。4.导通孔径与元件引线的配合间隙太大易虚焊。一般导通孔径比引线直径大0.050.2mm，焊盘直径为导通孔径的2.53倍时，易形成合格焊点。5.导通孔与焊盘不能相连，以避免因焊料流失或热隔离。如导通孔确需与焊盘相连，应

19、尽可能用细线（小于焊盘宽度1/2的连线或0.3mm0.4mm）加以互连，且导通孔与焊盘边缘间距离大于1mm。元器件布局进行再流焊工艺时，元件排列方向应注意以下几点：1.板面元件分布应尽可能均匀（热均匀和空间均匀）；2.元器件应尽可能同一方向排列，以便减少焊接不良的现象；3.元器件间的最小间距应大于0.5mm，避免温度补偿不够；4.PLCC、SOIC、QFP等大器件周围要留有一定的维修、测试空间；5.功率元件不宜集中，要分开排布在PCB边缘或通风、散热良好位置；6.贵重元件不要放在PCB边缘、角落或靠近插件、贴装孔、槽、拼板切割、豁口等高应力集中区，减少开裂或裂纹。1.3.3元器件方向进行波峰焊

20、工艺时，元件排列方向应注意以下几点：1.所有无源元件要相互平行；2.SOIC与无源元件的较长轴要互相垂直；3.无源元件的长轴要垂直于板沿着波峰焊接机传送带的运动方向；4.有极性的表面组装元件尽可能以相同的方向放置；5.在焊接SOIC等多引脚元件时，应在焊料流方向最后两个焊脚处设置窃锡焊盘或焊盘面积加位，以防止桥连；6.类型相似的元件应该以相同的方向排列在板上，使得元件贴装、检查和 焊接时更容易；7.采用不同组装工艺时，要考虑元件引脚及重量对再流焊或波峰焊工艺的 适应性，防止掉件或漏焊，比如波峰焊接面上元件需能承受260高温，切不能是四边有引脚器件。1.3.4.PCB线路及焊盘设计线路工艺设计要

21、求1.印制电路板工艺夹持边最小为5mm。2.避免导线与焊盘成一定角度相连，力求导线垂直于元器件的焊盘，且导 线应从焊盘的长边中心与焊盘相连。3.减小导线连通焊盘处的宽度，除非受电荷容量、加工极限等因素的限制， 否则最大宽度为0.4mm或焊盘宽度的一半（以小焊盘为准）。一是为了防止 散热太快，二是防止阻焊层精度不够，造成焊锡流动，形成不良焊接。4.印制电路板导线结构：线宽与间距为0.6mm的正常刻蚀技术制作的走线；线宽与间距为0.3mm的细线刻蚀技术制作的细走线；线宽0.3mm，间距0.15mm的超细走线。5.不同的组装方式，布线要求也不同。插装方式引线宽度为0.2mm以上，贴装方式引线宽度为0

22、.10.2mm，精细间距组装引线宽度为0.050.1mm。6.应尽量避免在其焊盘之间穿越互连线（特别是细间距的引脚器件），凡穿越相邻焊盘之间的互连线，必须用阻焊膜对其加以遮隔。7.对于多引脚元器件（如S0IC、QFP等），引脚焊盘之间的短接处不允许直通，应由焊盘引出互连线之后再短接（若用阻焊膜加以遮隔可以除外），以免产生位移或焊后被误认为发生了桥接。8.对于有未封装的芯片（裸片）的PCB设计时，裸片的田字形焊盘应接地线而不宜悬空；另外为保证可靠键合，要求焊盘一定均匀镀金。对于有方向性的元器件，如三极管、芯片等在布线时应注意其极性。线路电气设计要求1.引脚间距内过线原则：低密度要求在2.54mm

23、引脚中心距内穿过2条线径为0.23mm的导线；中密度要求在1.27mm引脚中心距内穿过1条线径为0.15mm的导线；高密度要求在1.27mm引脚中心距内穿过23条更细导线。2.印制板线条的宽度要求尽量一致，这样有利于阻抗匹配。从印制板制作工艺来讲，宽度可以做到0.3mm，0.2mm及0.1mm，但随着线条变细，间距变小，生产过程中质量将难以控制。除非有特殊要求，一般选用0.3mm线宽和0.3mm线间距的布线原则是比较适宜的。3.尽量走短线，特别是对小信号电路来讲，线越短电阻越小，干扰越小，同时藕合线长度尽量减短。4.多层板走线方向：按电源层，地线层和信号层分开，减少电源、地、信号之间的干扰。而

24、且要求相邻两层印制板的线版权法应尽量相互垂直或走斜线、曲线，而不平行走线，以利于减少基板层间藕合和干扰。5.电源线，地线设计原则：走线面积越大越好，以利于减少干扰，对于高频信号线最好是用地线屏蔽。大面积的电源层地线层要相邻，其作用是在电源和地之间形成一个电容，起到滤波作用。焊盘设计焊盘尺寸对SMT产品的可制造性和寿命有着很大的影响，是PCB线路设计的极其关键部分，对焊点的可靠性、焊接过程中可能出现的缺陷、可测试性和检修量等都起着显著作用。元器件制作要求不一样，焊盘设计应根据元器件规格进行制作，方能保证线路的可靠性和防止工艺缺陷（如竖碑及偏斜），显示SMT的优越性。在进行具体设计时，还必须根据具

25、体产品的组装密度、不同工艺、不同的设备以及特殊元器件的要求进行设计。目前表面组装元器件还没有统一标准，不同的国家，不同的厂商所生产的元器件外形封装都有差异，所以在设计焊盘尺寸时，应与自己所选用的元器件的封装外形、引脚等相适应，确定焊盘长度和宽度。常用的元件焊盘设计可以参考一些标准，如IPC-SM-782、IPC-7095、IPC-7525、IEC-TC52 WG6、JIS C-5010和电子行业工艺标准汇编。焊盘设计时应遵循以下几点：1.对于同一个器件，凡是对称使用的焊盘，设计时应严格保持其全面的对称性，即焊盘图形的形状与尺寸应完全一致；2.对同一种器件，焊盘设计采用封装尺寸最大值和最小值为参

26、数，计算焊盘尺寸，保证设计结果适用范围宽；3.焊盘设计时，焊点可靠性主要取决于长度而不是宽度；4.焊盘设计要适当：太大则焊料铺展面较大，形成的焊点较薄；较小则焊盘铜箔对熔融焊料的表面张力太小，当铜箔的表面张力小于熔融焊料表面张力时，形成的焊点为不浸润焊点；5.焊盘与较大面积的导电区（如地、电源等平面）相连时，应通过一较细导线进行热隔离，一般宽度为0.20.4，长度约为0.6mm。6.波峰焊时焊盘设计一般比再流焊时大，因为波峰焊中元件有胶水固定，焊盘稍大，不会危及元件的移位和直立，相反却能减少波烽焊“遮蔽效应”。矩形元件（L×W）焊盘宽度C与元件焊端宽度W之间的关系为：C=W×

27、;（0.71.3）mm。对于 0805以下的阻容元器件，CW；对于0805以上的阻容元器件，CW0.10.25mm。 长度为约0.9mm左右，焊盘间距为A=L0.7mm。厚度相差很大，如电阻器仅为电容器的一半左右，在焊盘设计时应加以注意，尤其是小尺寸阻容元件，应考虑端头侧面良好的浸润焊接。另外，元源二端片元件端头焊区上，下并不完全一致，为了可靠焊接，也需要端侧浸润焊接。所以，要求焊盘比元件的焊区大。圆柱形元件（D×L）MELF元件焊盘图形设计公式：焊盘的宽度为C=D×（0.71.0）mm=max，长度S=Lmax-(Lmin-2I)，约为1mm左右，两焊盘间距为A=Lmax

28、-2S=Lmin-2I，约为L-1mm。（仅考虑元件公差的理想设计，未考虑帖放误差）具体制作时，考虑到元件贴装误差，尺寸要稍微放大。再流焊时，宽度增加0.050.1mm，长度增加0.20.3mm；波峰焊时，宽度增加0.1mm，长度增加0.20.6mm。另外再流焊工艺时，希望在焊盘设计时开一个缺口，以便元件在再流焊过程中定位。缺口深度尺寸F=(Lmax-A)/2，缺口深度E取0.3mm（对小尺寸元件，如1/8W电阻）和0.4mm（对尺寸较大的元件，如1/4W电阻）。由于一般焊盘铜层厚度（包括镀层和阻焊层）不会超过0.2mm，缺口E不宜取得过大。SOP（翼型引脚）、QFP封装器件这类器件焊盘设计没

29、有标准的计算公式，相对困难。焊盘宽度C应等于（或稍大/小）焊端（或引脚）的宽度，一般为C=W+0.1mm。焊盘长度常取2.0±0.5mm，一般为B=T+b1+b2，其中b1=0.450.6mm，有利于焊料熔融时能形成良好的弯月形轮廓的焊点，还能有效避免钎料产生桥连缺陷及兼顾元器件的贴装偏差为宜；b2=0.251.5mm，主要以保证能形成最佳的弯月形轮廓的焊点为宜，（对于SOIC、QFP等器件还应兼顾其焊盘抗剥离的能力）。对于SOIC、QFP器件，焊盘长度B=T+（0.60.8）mm，焊盘中心之间的间距与芯片本身的间距相等，焊盘的空隙等于（或稍小于）引线间的空隙。脚间距在1.27mm以

30、上的SO、SOJ等IC芯片，焊盘宽度C1.2W，脚间距在0.651.27之间，焊盘宽度CW，一般为C=W+0.10.25mm；而对于0.65mm包括0.65mm引脚间距以下的IC芯片，焊盘宽度应等于引脚的宽度。QFP焊盘宽度应等于引脚的宽度，C=W+0.1mm；为对于细间距的QFP，有时候焊盘宽度要适当减小，如在两焊盘之间有引线穿过时。焊盘长度B=L+（0.61.0）mm，焊盘间距AF0.25mm。同时较长的焊盘，增大了焊膏与焊盘之间的表面张力利于焊膏释放，给印制焊膏工艺带来方便。实际应用中还证明焊盘上引脚前后有过盈区非常有利于过量的焊料储料以较少焊后桥连危险。晶体管（SOT）焊盘宽度C与元件

31、引线宽度W之间的关系为：CW；焊盘长度元件引脚长度b1+b2，其中b1b20.30.5mm；焊盘间距在保证等于引线中心距的基础上，将每个焊盘四边的尺寸向外延伸至少0.35mm。SOJ、PLCC器件（J形引脚）焊盘设计原则：（0.50.8mm）×（1.852.15mm）；引脚中心应在焊盘图形内侧1/3至焊盘中心之间；SOJ相对两排焊盘间距一般为4.9mm。BGA焊盘设计及假焊盘BGA焊盘形状为圆形，直径为焊球直径的80，设计时最好采用公制尺寸，因为元件是按公制生产的，按英制设计会造成贴装偏差。从组装工艺因素考虑，有时在二端片式元件下面设计一个假焊盘，它并不作焊接用，而是为波峰焊点胶之用

32、，故称傀儡图形。该图形使胶与元件粘连容易，不致因胶面过低而粘不上元件。1.3.5.基准点标记制作要求1.基准标志常用图形有正方形、圆形、三角形和十字形，基准点标记最小的直径为0.5mm，最大为3mm。一般置23个直径为1mm的实心圆于板对角线上作为基准标志。如是拼板，则每块拼板应设计有基准标志；2.同一块板上的标记尺寸力求相同，变化不许超过25m；3.基准点可以是裸铜，或在上面镀镍、镀锡、镀焊料(HASL，厚度710m)。镀层厚度首选510m，最大不超过25m，基准点表面平整度应该在15m内； 4.基准点离印制板边缘至少5mm，形状不规则的板应该另外加5mm的板边。放置位于板和元器件的对角线，

33、基准点标记周围不能有其它电路特征，其空旷区尺寸最好等于标记直径；5.拼板可采用邮票板或双面对刻V型槽的分离技术，V型槽深度控制在板厚的1/61/8，长度控制在所在边的1/3内；双面贴装不进行波峰焊的PCB，可采用双数拼板正反面各半，两面图形按相同的排列方式可以提高设备利用率；6.引脚间距在0.65mm以下的细间距贴装IC，应在其焊盘图形附近增设基准标志，一般在对角线上设置两个对称基准点作为贴片机光学定位和校准用。1.3.6.测试点制作要求关键性元件需要在PCB上设计测试点。用于焊接表面组装元件的焊盘不允许兼作检测点，必须另外设计专用的测试焊盘，以保证焊点检测和生产调试的正常进行。用于测试的焊盘

34、尽可能的安排于PCB的同一侧面上，即便于检测，又利于降低检测所花的费用。工艺设计要求1.测试点距离PCB边缘需大于5mm；2.测试点不可被阻焊剂或文字油墨覆盖；3.测试点最好镀焊料或选用质地较软、易贯穿、不易氧化的金属，以保证可靠接地，延长探针使用寿命4.测试点需放置在元件周围1mm以外，避免探针和元件撞击；5.测试点需放置在定位孔（配合测试点用来精确定位，最佳用非金属化孔，定位孔误差应在±0.05mm内）环状周围3.2mm以外；6.测试点的直径不小于0.4mm，相邻测试点的间距最好在2.54mm以上，但不要小于1.27mm；7.测试面不能放置高度超过6.4mm的元器件，过高的元器件

35、将引起在线测试夹具探针对测试点的接触不良；8.测试点中心至片式元件端边的距离C与SMD高度H有如下关系：SMD高度H3mm，C2mm；SMD高度H3mm，C4mm。9.测试点焊盘的大小、间距及其布局还应与所采用的测试设备有关要求相匹配。电气设计要求1.尽量将元件面的SMC/SMD测试点通过过孔引到焊接面，过孔直径大于1mm，可用单面针床来测试，降低测试成本；2.每个电气接点都需有一个测试点，每个IC需有电源和接地测试点，且尽可能接近元件，最好在2.54mm以内；3.电路走线上设置测试点时，可将其宽度放大到1mm；4.测试点应均匀分布在PCB上，减少探针压应力集中；5.PCB上供电线路应分区域设

36、置测试断点，以便电源去耦合或故障点查询。设置断点时应考虑恢复测试断点后的功率承载能力。1.3.7.设计不当造成的缺陷分析表面组装焊盘图形确定了元器件在印制电路板上的焊接位置，它的设计合理与否直接决定了焊接强度，对保证产品的可靠性起着关键的作用。由于焊盘设计不恰当，通常会造成一些不良的焊接缺陷，如表5所示。造成以上缺陷的主要原因有：1.由于矩形片式元件焊端外侧的焊盘长度决定焊料熔融时能否形成良好的弯月形轮廓焊点。过短的焊盘长度会影响熔融焊料沿元器件焊端和PCB焊盘结合处的金属表面润湿铺展所能达到的几何尺寸，从而影响焊点形态，降低焊点的可靠性。2.过小的焊盘间隙，过窄的焊盘宽度，使涂覆于焊盘上的焊

37、膏量不足，导致虚焊焊点的产生。3.由于QFP封装的器件的引脚为翼形，主焊点形成位置在翼形引脚的内侧，因此在设计这种窄间距器件的焊盘长度时，必须保证焊盘上的引脚前后端都有过盈的焊盘，其目的是使焊料在溶化后能形成有效的弯月面，以增强焊接强度；过盈端还可以让过量的焊料有一个“溢料区”，可以减少桥接。4.因焊盘设计不当的阻容元件，焊点较大，随强度高，但元件与PCB之间的应力全部由焊料吸收，大的焊点形态不易使应力得到释放，易疲劳失效。翼型引脚焊点形态，焊点根部圆角的高度(h)和长度(X)是影响焊点拉伸强度的主要参数，内侧X要偏长。 5.SOIC、SOJ、PLCC封装类元器件焊盘用椭圆形，焊盘宽度与焊盘间

38、距的比例为6：4较好，6.细间距QFP器件焊盘图形优选椭圆形，焊盘长度与焊件可焊引脚长度的比例为2.53:1。7.焊盘宽度设计为引脚中心距的55%左右为较好，可减少桥连。8.鸥翼形引脚，焊点轮廓主要形成在引脚内侧，应保证引脚内侧焊盘长度为整个焊盘长度的二分之三，J形引脚焊点轮廓主要形成于引脚外测，应保证引脚外测焊盘长度为整个焊盘长度的二分之三。通过对具体元器件焊点缺陷原因的分析，找到了焊盘设计不合理的原因，为合理地改进焊盘设计提供了依据。2现代电子设计技术总体方案设计2.1项目设计要点1.能够正确的连线及下载。2.能够完成以秒为最小及时单位的时钟设计。3.时钟能够正常调整时、分、秒的时间。扩展

39、功能1.能够完成整点报时的功能。2.能够完成预设时钟的功能。2.2方案论述2.2.1数字钟的构成数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定，通常使用石英晶体振荡器电路构成数字钟。2.2.2数字钟的工作原理振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位，分计数器满60后向小时计数器进位，小时计数器按照“24翻1”规律计数。计数满后各计数器清零，重新计数。计数器的输出分别经译码器送数码管显示。计

40、时出现误差时，可以用校时电路校时、校分。时基电路可以由石英晶体振荡电路构成，假设晶振频率1MHz，经过6次十分频就可以得到秒脉冲信号。译码显示电路由八段译码器完成。2.2.3 数字钟硬件电路设计1.系统芯片的选取本系统拟采用Altera公司Cyclone系列的EP1C6Q240芯片。选用该款芯片的原因是：1.Altera公司的Quartus II开发环境非常友好、直观，为整个系统的开发提供了极大的方便；2.该FPGA片内逻辑资源、IO端口数和RAM容量都足够用，并且价格相对来说比较便宜，速度快，可以满足要求，且有很大的升级空间。EP1C6Q240是Altera公司生产的Cyclone I代、基

41、于1.5V（内核），3.3V（I/O），0.13um和SRAM的FPGA，容量为2910个LE，拥有13个 M4KRAM（4K位+奇偶校验）块；除此之外，还集成了许多复杂的功能，提供了全功能的锁相环（PLL），用于板级的时钟网络管理和专用I/O口，这些接口用于连接业界标准的外部存储器器件，具有成本低和使用方便的特点，具有以下特性：新的可编程架构通过设计实现低成本；嵌入式存储资源支持各种存储器应用和数字信号处理器（DSP）；采用新的串行置器件如EPCS1的低成本配置方案；支持LVTTL、LVCMOS、SSTL-2以及SSTL-3 I/O标准；支持66MHZ，32位PCI标准；支持低速（311Mb

42、ps）LVDS I/O；支持串行总线和网络接口及各种通信协议；使用PLL管理片内和片外系统时序；支持外部存储器，包括 DDR SDRAM（133MHZ），FCRAM以及 SDR SDRAM；支持多种IP，包括Altera公司的MegaCore以及其合伙组织的IP，支持最新推出的Nios II嵌入式处理器，具有超凡的性能、低成本和最完整的一套软件开发工具。72.3 软件介绍本设计所用软件主要是QuartusII，在此对它做一些介绍。QuartusII是Altera提供的FPGA/CPLD开发集成环境，Altera是世界上最大的可编程逻辑器件供应商之一。QuartusII提供了一种与结构无关的设计

43、环境，使设计者能方便地进行设计输入、快速处理和器件编程。Altera公司的QuartusII 开发工具人机界面友好、易于使用、性能优良，并自带编译、仿真功能。QuartusII软件完全支持VHDL设计流程，其内部嵌有VHDL逻辑综合器。QuartusII 也可以利用第三方的综合工具，如FPGA Compiler II，并能直接调用这些工具。同样，QuartusII具备仿真功能，同时也支持第三方的仿真工具。此外，QuartusII与MATLAB和DSP Builder结合，可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA技术。QuartusII包括模块化的编译器。编译器包括

44、的功能模块有分析/综合器、适配器、装配器、时序分析器、设计辅助模块、EDA网表文件生成器、编辑数据接口等。可以通过选择Start Compilation来运行所有的编译器模块，也可以通过选择Start单独运行各个模块。在Compiler Tool窗口中，可以打开该模块的设置文件或报告文件，或者打开其它相关窗口。图2.3上排所示的是QuartusII编译设计主控界面，它显示了QuartusII自动设计的各主要处理环节和设计流程，包括设计输入编辑、设计分析与综合、适配、编程文件汇编、时序参数提取以及编程下载几个步骤。图2.3下排的流程框图是与上面的QuartusII设计流程相对照的标准的EDA开发

45、流程。图2.3 QuartusII设计流程在设计输入之后，QuartusII的编译器将给出设计输入的错误报告。QuartusII拥有性能良好的设计错误定位器，用于确定文本或图形设计中的错误。在进行编译后，可对设计进行时序仿真。在仿真前，需要利用波形编辑器编辑一个波形激励文件。编译和仿真检测无误后，便可将下载信息通过QuartusII提供的编程器下载入目标器件中了。6QuartusII图形用户界面的基本设计流程如下：1.使用New Project Wizard（File菜单）建立新工程并指定目标器件或器件系列。2.使用Text Editor（文本编辑器）建立 Verilog HDL、VHDL或A

46、ltera硬件描述语言（AHDL）设计。可以使用Block Editor（原理图编辑器）建立流程图或原理图。流程图中可以包含代表其它设计文件的符号；还可以使用MegaWizard Plug-In Manager生成宏功能模块和IP内核的自定义变量，在设计中将它们实例化。3.（可选）使用 Assignment Editor、Settings 对话框（Assignments 菜单）、Floorplan Editor或LogicLock功能指定初始设计的约束条件。4.（可选）使用SOPC Builder或DSP Builder建立系统级设计。5.（可选）使用Software Builder为Exca

47、libur器件处理器或Nios嵌入式处理器建立软件和编程文件。6.使用Analysis & Synthesis对设计进行综合。7.（可选）使用仿真器对设计执行功能仿真。8.使用Fitter对设计执行布局布线。在对源代码进行少量更改之后，还可以使用增量布局布线。9.使用Timing Analyzer对设计进行时序分析。10.使用仿真器对设计进行时序仿真。 11.（可选）使用物理综合、时序底层布局图、LogicLock功能、Settings对话框和 Assignment Editor进行设计优化，实现时序关闭。12.使用Assembler为设计建立编程文件。 13.使用编程文件、Progr

48、ammer 和Altera硬件编程器对器件进行编程；或将编程文件转换为其它文件格式以供嵌入式处理器等其它系统使用。14.（可选）使用SignalTap II Logic Analyzer、SignalProbe功能或Chip Editor对设计进行调试。15.（可选）使用Chip Editor、Resource Property Editor和Change Manager进行工程更改管理。2.4 芯片介绍芯片引脚实验箱上的引脚图实验箱最多可提供4个时钟频率输入：CLOCK0、CLOCK2、CLOCK5、CLOCK9。对于“CLOCK0”，如右图，信号频率范围：0.5Hz50MHz，同时只能插一

49、个短路帽进行频率选择。右侧分三个频率源组，它们分别对应三组时钟输入端:CLOCK2、CLOCK5、CLOCK9。如右图，例如，将三个短路帽分别插于对应座的2Hz、1024Hz和12MHz，则CLOCK2、CLOCK5、CLOCK9分别获得上述三个信号频率。所以直接接CLOCK0，输入1Hz的时钟频率。实验结果： 3单元电路设计3.1分频模块设计晶体振荡器是构成数字式时钟的核心，振荡器的稳定度及频率的精度决定了数字钟计时的准确程度，它保证了时钟的走时准确及稳定。石英晶体的选频特性非常好，只有某一频率点的信号可以通过它，其它频率段的信号均会被它所衰减，而且，振荡信号的频率与振荡电路中的R、C组件的

50、数值无关。因此这种振荡电路输出的是准确度极高的信号。然后再利用分频电路，将其输出信号转变为1秒信号，其组成框图如图4.1。秒信号分频电路石英晶体振荡电路 图4.1 秒信号产生电路框图本系统使用的晶体振荡器电路给数字钟提供了一个频率稳定准确的1HZ的方波信号，其输出至分频电路。而如果用分频电路的逻辑框图如图4.2所示。图4.2分频模块3.2 计时功能模块设计计时模块需对时、分、秒进行计数，其中小时位为24进制，分钟和秒钟位为60进制。可以用一段程序对时、分、秒进行连续计数，也可以对时、分、秒的高位和低位分别计数。注意，如果采用连续计数方式，因为每位显示时有高位和低位之分，所以需将十进制数据用BC

51、D码进行转换后，才能输出到七段数码管上显示。 图4.3时模块 图4.4分模块 图4.5秒模块4系统功能及功能仿真4.1系统功能1.秒分时的依次显示并正确计数；2.定时闹钟：实现整点报时，扬声器发出报时声音；3.时间设置，即手动调时功能：当认为时钟不准确时，可以分别对分时进行调整；4.2功能仿真各个模块的仿真波形：1.秒计数器仿真图2.分计数器仿真图3.时计数器仿真图4.整点报时仿真图5.调时调分仿真图6.LED显示译码仿真图7.顶层模块仿真图5设计总结做课程设计同时也是对课本知识的巩固和加强，由于课本上的知识太多，平时课间的学习并不能很好的理解和运用各个元件的功能，而且考试内容有限，所以在这次

52、课程设计过程中，我们了解了很多元件的功能，并且对于其在电路中的使用有了更多的认识。平时看课本时，有时问题老是弄不懂，做完课程设计，那些问题就迎刃而解了。而且还可以记住很多东西。比如一些芯片的功能，平时看课本，这次看了，下次就忘了，但通过动手实践让我们对各个元件映象深刻。认识来源于实践，实践是认识的动力和最终目的，实践是检验真理的唯一标准。所以这个期末测试之后的课程设计对我们的作用是非常大的。6参考文献1姜雪松,吴钰淳,王鹰1VHDL 设计实例与仿真M 1北京:机械工业出版社, 2007.1。2Stefan Sjohp lm,LennartL indh1VHDL设计电子线路M1边计年,薛宏熙,译

53、1北京:清华大学出版社, 20001。3. 李国洪,沈明山.可编程器件EDA 技术与实践M.北京:机械工业出版社，20044.周红,刘光蓉,张红武. 利用MAX+ plus 进行数字逻辑课程设计J . 武汉工业学院学报,2004.4。附录：完整实验程序一、时计数器源代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour isport( clk,reset:in std_logic;daout:out std_logic_vector(5 downto 0);end entity

54、 hour;architecture fun of hour issignal count:std_logic_vector(5 downto 0);begindaout<=count;process(clk,reset)beginif(reset='0')thencount<="000000"elsif(clk'event and clk='1')thenif (count(3 downto 0)="1001")thenif(count<=16#23#)thencount<=count+7

55、;else count<="000000"end if;elsif(count<16#23#)thencount<=count+1;else count<="000000"end if;end if;end process;end fun;二、分计数器源代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity minute isport( clk,clk1,reset,sethour:in std_logic;enhour:o

56、ut std_logic;daout:out std_logic_vector(6 downto 0);end entity minute;architecture fun of minute issignal count:std_logic_vector(6 downto 0);signal enhour_1,enhour_2:std_logic;begindaout<=count;enhour_2<=(sethour and clk1);enhour<=(enhour_1 or enhour_2);process(clk,reset,sethour)beginif(res

57、et='0')thencount<="0000000"elsif(clk'event and clk='1')thenif(count(3 downto 0)="1001")thenif(count<16#60#)thenif(count="1011001")thenenhour_1<='1'count<="0000000"else count<=count+7;end if;else count<="000000

58、0"end if;elsif(count<16#60#)thencount<=count+1;enhour_1<='0'after 100 ns;else count<="0000000"end if;end if;end process;end fun;三、秒计数器源代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second isport( clk,reset,setmin:in std_logic;enmin:out std_logic;daout:out std_logic