Y=~((A+B+C)D)版图设计

1、沈阳理工大学课程设计I 成成 绩绩 评评 定定 表表学生姓名 班级学号 专 业 课程设计题目Y=(A+B+C)D 的电路和版图设计评语组长签字：成绩日期 年 月 日沈阳理工大学课程设计II课程设计任务书课程设计任务书学 院 专 业 学生姓名 班级学号 课程设计题目 Y=(A+B+C)D 的电路和版图设计实践教学要求与任务实践教学要求与任务: :1、学习和掌握 tanner 软件的设计流程2、熟悉 Y=(A+B+C)D 工作原理，根据电路原理图，绘制版图，设计仿真网表文件，利用仿真工具完成电路分析流程。3、完成全部设计内容，撰写设计报告。工作计划与进度安排工作计划与进度安排: :第一周周一：教师

2、布置课设任务，学生收集资料，做方案设计。周二：熟悉软件操作方法。周三四：画电路图周五：电路仿真。第二周周一二：画版图。周三：版图仿真。周四：验证。周五：写报告书，验收。指导教师： 年 月 日 专业负责人： 年 月 日学院教学副院长： 年 月 日沈阳理工大学课程设计III目 录1 绪论.11.1 设计背景.11.2 设计目标.12 Y=(A+B+C)D 逻辑门原理图编辑.22.1 Y=(A+B+C)D 电路结构.22.2 Y=(A+B+C)D 电路仿真观察波形.32.3 Y=(A+B+C)D 电路版图 DRC 仿真.42.4 Y=(A+B+C)D 版图仿真观察波形.42.5 LVS 检查匹配.4

3、总结.6参考文献.7附录一附录一.：电路图网表.8附录一附录一.：版图网表.9沈阳理工大学课程设计1 1 绪 论1.1 设计背景 随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具1。国内外电子线路 CAD 软件的相继推出与版本更新，使 CAD 技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。CAD 技术的发展使得电子线路设计的速度、质量和精度得以保证2。在众多的 CAD 工具软件中，Spice 程序是精度最高、最受欢迎的软件工具，tanner 是用来 IC 版图绘

4、制软件，许多 EDA 系统软件的电路模拟部分是应用Spice 程序来完成的，而 tanner 软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的 EDA 软件。Tanner 集成电路设计软件是由 Tanner Research 公司开发的基于 Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit 与 LVS，从电路设计、分析模拟到电路布局一应俱全。其中的 L-Edit 版图编辑器在国内应用广泛，具有很高知名度。L-Edit Pro 是 Tanner EDA 软件公司所出品的一个 IC 设

5、计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从 IC 设计到输出，以及最后的加工服务，完全可以媲美百万美元级的 IC 设计软件。L-Edit Pro 包含 IC 设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC） 、组件特性提取器（Device Extractor） 、设计布局与电路 netlist 的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的 IC 设计与验证解决方案。L-Edit Pro 丰富完善的功能为

6、每个 IC 设计者和生产商提供了快速、易用、精确的设计系统。1.2 设计目标 1.用 tanner 软件中的原理图编辑器 S-Edit 编辑 Y=(A+B+C)D 电路原理图。 2.用 tanner 软件中的 W-Edit 对 Y=(A+B+C)D 电路进行仿真，并观察波形。 3.用 tanner 软件中的 L-Edit 绘制 Y=(A+B+C)D 版图，并进行 DRC 验证。 4.用 W-Edit 对 Y=(A+B+C)D 的版图电路进行仿真并观察波形。沈阳理工大学课程设计2 5.用 tanner 软件中的 layout-Edit 对 Y=(A+B+C)D 进行 LVS 检验观察原理图版图的

7、匹配程度。 2Y=(A+B+C)D 电路2.12.1 电路原理图电路原理图 Y=(A+B+C)D 电路原理如图 2.1 所示。当输入的信号 ABCD 满足0000、0001，或 0010 等，即满足上拉网络导通的条件时，输出 Y 为高电平。当输入信号为 1010 或 1001 等满足下拉网络导通的条件时，输出 Y 为低电平。实现 Y=(A+B+C)D 的逻辑运算。 图 2.1 Y=(A+B+C)D 电路的原理图 2.22.2 Y=(A+B+C)DY=(A+B+C)D 电路仿真观察波形电路仿真观察波形 给 Y=(A+B+C)D 输入加激励，高电平为 Vdd=5V，低电平为 Gnd，并添加输入沈阳

8、理工大学课程设计3输出延迟时间，进行仿真，并输出波形；波形图如图 2.2 所示。由波形可以观察到，当输入时钟信号为 0000 时,输出为 1。 图 2.2 Y=(A+B+C)D 电路的输出波形图 2.32.3 钟控反相器电路的版图绘制钟控反相器电路的版图绘制 用 L-Edit 版图绘制软件对钟控反相器电路进行版图绘制，同时进行 DRC 验证，查看输出结果，检查无错误；版图和输出结果如图 2.3 所示。 图 2.3 Y=(A+B+C)D 电路版图及 DRC 验证结果沈阳理工大学课程设计42.42.4 钟控反相器版图电路仿真观察波形钟控反相器版图电路仿真观察波形Y=(A+B+C)D 原理图仿真相同

9、，添加激励、电源和地，同时观察输入输出波形；波形如图 2.4 所示。钟控反相器电路的版图仿真波形与原理图的仿真输出波形基本一致，并且符合输入输出的逻辑关系，电路的设计正确无误； 图 2.4 Y=(A+B+C)D 版图输入输出波形图2.52.5 LVSLVS 检查匹配检查匹配 用 layout-Edit 对钟控反相器反相器进行 LVS 检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查反相器电路原理图与版图的匹配程度，输出结果如图 2.5 所示。沈阳理工大学课程设计5图 2.5 Y=(A+B+C)DLVS 检查匹配图沈阳理工大学课程设计6总 结 通过两个教学周的设计，综合运用所学

10、的知识完成了设计任务。使我更进一步熟悉了专业知识，并深入掌握仿真方法和工具、同时为毕业设计打基础的实践环节。进一步熟悉设计中使用的主流工具，学习了良好的技术文档撰写方法；掌握了逻辑设计的基本方法；加深学习并掌握半定制 IC 的前端设计方法，了解后端设计；加深综合对所学课程基础知识和基本理论的理解好掌握，培养了综合运用所学知识，独立分析和解决工程技术问题的能力；培养了在理论计算、制图、运用标准和规范、查阅设计手册与资料以及应用工具等方面的能力，逐步树立正确的设计思想。在此期间遇到过不少的困难，但是经过请教老师和同学都一一解决了，所以在完成设计后心里还是有小小的成就感，再次要向曾经帮助过我的老师和

11、同学说声谢谢，在经后的学习中我会更加努力去学习跟本专业有关的东西以是自己的综合能力不断提高。以前总觉得这个专业很神秘很难，但现在了解后才发现它并没有想象中那么难，在学习的这段时间中是遇见了不少困难，但经过不断查资料问老师问同学最终都已解决，所以现在我已从对它的不了解不感兴趣到现在的对它感兴趣，和深深的喜欢上了这门学科。沈阳理工大学课程设计7 参考文献1廖裕平，陆瑞强.Tanner pro 集成电路设计与布局实战指导.全华科技图书股份有限公司印行,2006.2张志刚等著.模拟电路版图的艺术.科学出版社,2009.沈阳理工大学课程设计8附录一附录一：原理图网表* SPICE netlist wri

12、tten by S-Edit Win32 7.03* Written on Jul 3, 2013 at 14:51:59.param l=0.5uVdd Vdd Gnd 5.tran/op 10n 800n method=bdf.print tran v(A) v(B) v(C) v(D) v(Y).include F:tannerTSpice70modelsml2_125.mdva A GND PULSE (0 5 400n 0.5n 0.5n 400n 800n)va B GND PULSE (0 5 200n 0.5n 0.5n 200n 400n)va C GND PULSE (0

13、5 110n 0.5n 0.5n 100n 200n)va D GND PULSE (0 5 50n 0.5n 0.5n 50n 100n)* Waveform probing be.options probefilename=F:LIEModule0.dat+ probesdbfile=C:UserszoujianliDesktopLIELIE.sdb+ probetopmodule=Module0* Main circuit: Module0M1 Y D N10 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 N

14、10 C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N10 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 N10 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 N9 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM6 N8 B N9 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM7 Y

15、 D Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM8 Y C N8 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module0沈阳理工大学课程设计9附录二附录二：版图网表* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 3, 2013 at 14:51:59.param l=0.5uVdd Vdd Gnd 5.tran/op 10n 800n method=bdf.pr

16、int tran v(A) v(B) v(C) v(D) v(Y).include F:tannerTSpice70modelsml2_125.mdva A GND PULSE (0 5 400n 0.5n 0.5n 400n 800n)va B GND PULSE (0 5 200n 0.5n 0.5n 200n 400n)va C GND PULSE (0 5 110n 0.5n 0.5n 100n 200n)va D GND PULSE (0 5 50n 0.5n 0.5n 50n 100n)* Waveform probing be.options probef

17、ilename=F:LIEModule0.dat+ probesdbfile=C:UserszoujianliDesktopLIELIE.sdb+ probetopmodule=Module0* Main circuit: Module0M1 Y D N10 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 N10 C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N10 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u

18、M4 N10 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 N9 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM6 N8 B N9 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM7 Y D Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM8 Y C N8 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module0* * * 沈阳理工大学课程设计10* * * Warning: Layers with Zero Resistance.* * * * M8 Vdd 5 7 Vdd PMOS L=2u W=6u * M8 DRAIN GATE SOURCE BULK (38 16 40 22) M7 7 3 10 Vdd PMOS L=2u W=6u * M7