电子科技大学2013_2014_1数字系统EDA技术试卷2

1、学院 姓名 学号 任课老师 考场教室_选课号/座位号 密封线以内答题无效电子科技大学2013-2014学年第 1 学期期 末 考试 卷课程名称： 数字系统EDA 技术 考试形式： 一页纸开卷 考试日期： 年 月 日考试时长： 120 分钟课程成绩构成：平时 10 %， 期中 0 %， 实验 30 %， 期末 60 %本试卷试题由 五 部分构成，共 9 页。题号一二三四五合计得分得 分一、单项选择题（共20分，共10题，每题2分）1综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的 过程；下面对综合的描述中，（ ）是错误的。 A. 综合就是将电路的高级语言转化成

2、低级的，可与FPGA / CPLD的基本结构相映射的网表文件 B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射 关系不是唯一的D. 综合是纯软件的转换过程，与器件硬件结构无关2使用程序包STD_LOGIG_1164中定义的数据类型时( )。  A. 可以直接调用      B. 必须在库和包集合中声明  C. 必须在实体中声明   D. 必须在结构体中声明    

3、; 3下列标识符中，（ ）是不合法的标识符。 A. State0       B. Not_Ack_0   C. 9Count         D. signall 4下列关于CASE语句的描述不正确的是（ ）。 A. 条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。 B. CASE语句中必须要有WHEN OTHERS=>NULL；语句。 C. CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现 

4、。D. CASE语句执行必须选中，且只能选中所列条件语句中的一条。 5以下对于进程PROCESS的描述，正确的是( )。 A. 进程之间可以通过变量进行通信 B. 进程内部由一组并行语句来描述进程功能 C. 进程语句本身是并行语句 D. 一个进程可以同时描述多个时钟信号的同步时序逻辑 6VHDL文本编辑中编译时出现如下的报错信息 Error:   VHDL syntax error: signal declaration must have ；，but found begin instead.       

5、;   其错误原因是（ ）。 A. 信号声明缺少分号。 B. 错将设计文件存入了根目录，并将其设定成工程。 C. 设计文件的文件名与实体名不一致。D. 程序中缺少关键词。 7下列语句中，不属于并行语句的是( )。    A. 进程语句          B. CASE语句 C.元件例化语句      D.条件信号赋值语句 8在元件例化语句中，用（ ）符号实现名称映射，将例化元件端口声明语句中的信号与PORT

6、 MAP中的信号名关联起来。A. =                       B. :=                         

7、;   C. <=                    D. => 9. 进程中的信号赋值语句，其信号更新是( )。A. 按顺序完成 B. 比变量更快完成 C. 在进程的最后完成 D.以上都不对。 10. 若S1为”1010”, S2为”0101”，下面程序执行后，outValue输出结果为：（ ）。library ieee;use ieee.std_logic_1164.

8、all;entity ex1_10 is port(S1: in std_logic_vector(3 downto 0); S2: in std_logic_vector(3 downto 0); outValue: out std_logic_vector(3 downto 0);End ex1_10;architecture rtl of ex1_10 isbegin outValue(3 downto 0) <= (S1(2 downto 0) and not S2(3 downto 1) & (S1(3) xor S2(0) ;end rtl; A、 “0101” B、

9、 “0100” C、“0001” D、“0000” 得 分二、程序填空题。在横线上填上合适的语句，完成程序的功能。（共18分，共9空，每空2分）1完成10位二进制无符号加法器电路的设计。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity EX2_1 is port(a, b:in std_logic_vector(9 downto 0); cout:out std_logic; sum: out std_logic_vector(9 downto 0);end EX2_1;archit

10、ecture arch of EX2_1 is signal atemp: std_logic_vector(10 downto 0); signal btemp: std_logic_vector(10 downto 0); signal sumtemp: std_logic_vector(10 downto 0);begin  atemp<='0' & a;     btemp<= ； sumtemp<= ; sum<=sumtemp(9 downto 0); cout<= ;end a

11、rch;2完成序列信号发生器的设计。说明：已知发送信号为”10010010”，要求以由高到低的序列形式一位一位的发送，发送开始前及 发送完为低电平。library ieee;use ieee.std_logic_1164.all;entity EX2_2 is port (load, clk: in std_logic;         y: out std_logic );end EX2_2;architecture arch of EX2_2 is signal shiftReg: std_logic_vect

12、or(7 downto 0);begin        process(clk)  begin if(clk'event and clk='1') then       if load ='1' then     y<='0'   shiftReg <= ;     -同步复位，并加载输入 else 

13、  y<= ;                       -高位输出 shiftReg <= ;                   -左移，低位补0 end if; end if; e

14、nd process;end arch;3. 完成8位奇偶校验电路的设计library ieee;use ieee.std_logic_1164.all;entity EX2_3 is    port (   a : in std_logic_vector(7 downto 0);                  y : out std_logic ); end E

15、X2_3;architecture arch of EX2_3 is     begin      process(a)           variable tmp: std_logic;         begin       

16、0;      tmp '0'               for i in 0 to 7 loop ;                       &#

17、160;  end loop;y ;                    end process;  end arch;得 分三、程序改错题。改正下列程序中的错误，并简要说明每个错误的原因。（共12分，共3题， 每题4分） 1、library ieee; use ieee.std_logic_1164.all; entity ex3_1 is port ( A,B,

18、C,D: in std_logic; sel: in std_logic_vector(1 downto 0); Z: out std_logic); End ex3_1; Architecture arch of ex3_1 is Begin Process(A,B,C,D) BeginZ <= A when sel = “00” else B when sel = “01” else C when sel= “10” else D; End process; End arch; 2library ieee;use ieee.std_logic_1164.all;entity ex3_2 isport (A, B: in std_logic; C : out std_logic);end ex3_2;architecture arch of ex3_2 isbeginprocess（A, B）begin C := A and B ; end process;end arch; 3library ieee; use ieee.std_logic_1164.all ; use ieee.std_logic_unsigned.all; entity ex3