电路与电子技术基础 组合逻辑电路

1、电路与电子技术电路与电子技术基础第基础第9 9章组合逻章组合逻辑电路辑电路9.1.2组合逻辑电路的分析 ABCY00000011010101111001101111011110表9.1真值表（4）逻辑功能描述。 由真值表可知，该电路仅当A、B、C取值同为0或同为1时，输出Y的值为0；其它情况下输出Y为1。也就是说，当输入取值一致时输出为0，不一致时输出为1。可见，该电路具有检查输入信号是否一致的逻辑功能，一旦输出为1，则表明输入不一致。因此，通常称该电路为“不一致电路”。 组合逻辑电路的设计过程与分析相反，它是根据给定的逻辑问题，列出逻辑函数的最简表达式，以便最终的逻辑图所含的门电路尽可能少。

2、在设计中，通常采用中、小规模集成电路，一片集成电路包括几个甚至几十个同一类型的门电路。因此，尽可能减少所用器件的数目和种类，这样使组装好的电路结构紧凑，达到工作可靠的目的。 设计组合逻辑电路，一般遵循以下步骤： （1）根据实际问题，确定输入变量与输出变量，及它们之间的逻辑关系；定义变量逻辑状态含义，即确定逻辑状态0和1的实际意义；列写真值表。9.1.3组合逻辑电路的设计 （2）根据真值表写逻辑表达式，并化简成最简“与或”逻辑表达式。 （3）选择门电路和型号。 （4）按照门电路类型和型号变换逻辑函数表达式 （5）根据逻辑函数表达式画逻辑图。 例9.2 设计一个三人表决器电路，当两个或两个以上的人

3、表示同意时，决意才能通过。 解：根据组合逻辑电路的设计方法，可按如下步骤进行。 （1）确定输入、输出变量，定义逻辑状态的含义。 设A、B、C代表三个人，作为电路的三个输入变量，当A、B、C为1时表示同意，为0表示不同意。将Y设定为输出变量，代表决意是否通过的结果，当Y为1表示该决意通过，当Y为0表示决意没有通过。9.1.3组合逻辑电路的设计9.1.3组合逻辑电路的设计（2）根据题意列出真值表，如表9.2所示。ABCY00000010010001111000101111011111表9.2 真值表（3）由真值表写出输出变量函数表达式并化简： （4）画出逻辑电路如图9.2所示。9.1.3组合逻辑电

4、路的设计ACBCABABCCABCBABCAY (a) 卡诺图化简 (b)逻辑电路图图9.2 例9.29.1.3组合逻辑电路的设计例9.4 设有甲、乙、丙三台电动机，它们运转时必须满足在任何时间必须有且仅有一台电动机运 行，如不满足该条件，就输出报警信号，试设计该报警电路。解：（1）将甲、乙、丙三台电动机的状态设定为输入变量，分别表示为A、B、C；且用1表示电动机运行，用0表示停转；将报警信号设定为输出变量，用Y表示，当Y为0时表示正常状态，当Y为1时为报警状态。（2）根据题意列出真值表，如表9.3所示。ABCY00010010010001111000101111011111表9.3 真值表9

5、.1.3组合逻辑电路的设计（4）若74系列中各种门电路均可以使用，逻辑函数表达式可化简为： ABACBCCBAY（5）画出逻辑电路如图9.3所示。图9.3 例9.4（3）由真值表写出输出变量函数表达式并化简：ABCCABCBABCACBAY9.2常用组合逻辑电路部件 常用组合逻辑电路部件有编码器、译码器、加法器、数据选择器和数值比较器等，这些组合逻辑电路可以用门电路来设计，但一般是用中规模集成电路实现的。9.2.1 编码器 一般地说，将具有特定意义的文字、符号或者数字编成相应的若干进制代码的过程，称为编码。能够实现编码的电路称为编码器，最常见的有二十进制编码器和优先编码器。 1.普通编码器 用

6、n位二进制代码对2n个信号进行编码的电路称为二进制编码器。一般来说，N个不同的信号，至少需要n位二进制编码。N和n之间满足以下关系：n2 以3位二进制编码器为例介绍普通编码器原理，此时，n=3，N=8。(1)输入信号是8个需要编码的信号，由于低电平有效，因此“”上面有非号，分别表示为，它们之间相互排斥，即不允许有两个或多个输入信号同时为有效电平； (2)输出信号是3位二进制码，由于为原码，所以“”上面没有反号，分别用表示。因此，该二进制编码器也可称为8线3线（8/3线）编码器，其真值表如表9.4。图9.4是该8/3互斥编码器的逻辑符号。9.2.1 编码器9.2.1 编码器图9.4 3位二进制编

7、码器逻辑符号 2.优先编码器 优先编码器允许同时有两个以上的输入信号为有效电平，编码器给所有的输入信号规定了优先顺序；当有多个输出信号同时出现时，只对其中优先级别最高的一个进行编码。 以8/3线优先编码器为例，多用TTL集成74LS148实现，其逻辑图如图9.5所示，它的输入和输出均以低电平作为有效信号（在本书，在逻辑图的输入输出端加小圆圈表示低电平有效），其真值表如表9.5所示。A9.2.1 编码器图9.5 8/3线优先编码器逻辑符号 表9.58/3线优先编码器真值表9.2.1 编码器 由表9.5可以看出，74LS148除了具备表2.4所示的8/3线优先编码器的功能外，还增加了功能端： 为使

8、能输入端， 为使能输出端， 为片选扩展输出端。 当 =1时，编码器不工作，编码器输出 ， ， 。 当 时，编码器进入工作状态，此时按照输入的优先级别进行编码。例如，当 为时，无论 有无输入信号（表中以“”表示），电路只对 进行编码，其输出为000，即对“”对应二进制数据反码。 其中有两种情况： （）无输入信号要求编码时，输出为111， ， 。 （）对信号进行编码，输出为111， ， 。所以， 和 也是编码工作状态的辅助识别信号9.2.1 编码器STsYESYST1012YYY1ESY1sYST7I06 II7I1ESY0sY0ESY1sYESYsY 3.编码器的应用 例9.5 一片8/3线优先

9、编码器74LS148只具有8级优先编码功能，试用两片74LS148构成16级优先级别的16/4线优先编码器。 图9.6所示为两片74LS148实现16-4线优先编码器的电路图。它有16个输入端 ，4个输出端 。芯片（I）的输入端作为 的输入。输出 作为电路总的使能输出端 ；芯片（II）的输入端作为 的输入，输出 接芯片（I）的 输入端。芯片（II）的 输出为 。两片的 相与为 ，两片的 相与为 ，两片的 相与为 ，两片的 相与为 。当高位芯片（II）的 ，而 又没有输入信号时，高位芯片的 ， ，将使低位芯片（I）的 ，则低位芯片（I）可以进行编码，此时，若 ，则低位芯片（I）9.2.1 编码器

10、150 AA30 ZZ70 AASYSZ158 AASYSTESY3Z2Y2Z2Z1Z0Y0ZESYESZ0ST158 AA1ESY0SY0ST05A 的 ，高位芯片（II）的 ，电路总输出为 ；当高位芯片（II）的 ， 时，则高位芯片的 ， ，高位芯片（II）可以进行编码，此时，由于低位芯片的 ，不进行编码，电路总输出为 。9.2.1 编码器010012YYY111012YYY10100123ZZZZ0ST010A0ESY1SY1ST01010123ZZZZ图9.6 例9.5 译码是将具有特定含义的二进制代码转换成原始信息的过程，是编码的逆过程。能够实现译码功能的电路称为译码器。 设定译码器

11、有n个输入信号和N个输出信号，则有 （1）若 ，则称为全译码器，常见的全译码器有2/4线译码器、3/8线译码器、4/16译码器等； （2）若 ，则称为部分译码器，如二十进制译码器，也即4/10线译码器。 13位二进制译码器 74LS138是典型的3/8线二进制译码器， 为二进制译码输入端， 为译码输出端， 为使能输入端。当 ， 时，译码器处于工作状态；否则，译码器处于非工作状态。其真值表如表9.6。9.2.2 译码器nN2nN2012,AAA07YY 321,EEE11E032 EE9.2.2 译码器表9.674LS138真值表其逻辑符号如图9.7所示。 9.2.2 译码器图9.774LS13

12、8逻辑符号例9.7 利用两片74LS138实现4/16译码器的功能如图9.8所示，4/16译码器的最高位输入 接至片(I)的使能端 和片()的使能端 ，片(I)的 和片()的 、3A3E1E2E2E3E9.2.2 译码器 接在一起作为4/16译码器的使能端 。当 时，片(I)和片()均被禁止，译码器不工作。当 时，若 时，则片(I)被选中，片()被禁止，当 输入变化时，片(I)的 有相应的输出；若 时，则片(I)被禁止，片()被选中。当 变化时，片()的 有相应的输出。当 从0000至1111变化时， 每次只有一个输出低电平，从而完成4/16译码器的功能。EN1EN0EN03A012AAA07

13、YY 13A012AAA158YY 0124AAAA150YY例9.8：试用3/8译码器，并辅以适当门电路实现下列组合逻辑函数： 将所给表达式化成最小项表达式如下9.2.2 译码器图9.8采用2片3/8译码器扩展成4/16译码器 CBABBAY765107651076510YYYYYmmmmmmmmmmCBACABCBACBACBACBABBAY由表达式可知，需外接与非门实现，其逻辑图如图9.9所示。9.2.2 译码器图9.9例9.8的逻辑图 2.二十进制译码器 二十进制译码器的功能是将4位BCD码（四位二进制代码）译成十进制数字符号与之相对应，故称为BCD译码器，也可称为4/10译码器。 二

14、十进制译码器74LS42的逻辑符号如图9.10所示，其功能表如表9.8所示。9.2.2 译码器图9.10二十进制译码器74LS42的逻辑符号9.2.2 译码器表9.7二十进制译码器74LS42功能表 从该表中可以看出，该译码器的输出电平为低电平有效。其次，对于8421码中不允许的出现非法码（即伪码，1011-1111），译码器输出无低电平信号，即对这六个非法码拒绝翻译。 3.显示译码器 在数字测量仪表或其它数字设备中，常常将测量或运算结果用数字、文字或符号显示出来，因此要用到数码显示器和显示译码器等部件。 （1）七段半导体数码显示器 图9.11(a)所示为由七段发光二极管组成的半导体数码显示器

15、的示意图，利用发光段的不同组合，可显示出09十个数字，如图9.11(b)所示。DP为小数点。发光二极9.2.2 译码器 管简称LED，所以，发光二极管数码显示器又称为LED数码显示器。 半导体数码显示器的内部接法有两种，如图9.12所示。图(a)为共阳接法，ag和DP通过限流电阻接低电平时发光。图(b)为共阴法，ag和DP通过限流电阻R接低电平时发光。 半导体显示器的工作电压低(1.53V)，体积小，寿命长，工作可靠性高，响应速度快(1100ns)，亮度高，颜色丰富。它的缺点是工作电流大，每个字段的工作电流为10mA。为防止发光二极管因电流过大而损坏，通常在发光二极管支路中串接一个限流电阻R。

16、9.2.2 译码器图9.11 七段半导体显示器和显示的数字9.2.2 译码器图9.12 半导体数码显示器的内部接法（2）显示译码器 显示译码器的输入是一位8421BCD码，输出是数码显示管各段的驱动信号，用a、b 、c、d、e、f、g表示。由于数码管有共阴、共阳之分，因此常用的显示译码器也分为可驱动共阳极数码管，如74LS46、74LS47；以及可驱动共阴极数码9.2.2 译码器 管，74LS48、74LS49等。如图9.13为74LS47逻辑符号，功能表如表9.9所示。其中， 、 、 、 为8421BCD码输入； 、 、 、 、 、 、 为译码器的输出； 为灯测试输入端(低电平有效)； 为灭

17、零输入端，用来熄灭无意义0的显示； 为熄灭输入端/灭零输出端(低电平有效)。3D2D1D0DabcdefgLTRBIRBOBI /图9.13 七段显示译码器74LS47的逻辑符号9.2.2 译码器表9.874LS47功能表9.2.2 译码器 各控制端的功能如下： （1）当 、 均无效（高电平）， 为1或任意时，可以进行字段译码。例如 =0101时， =0100100，即七字段中b和e不亮，其它均亮，因此可驱动数码管显示5。74LS47对于10101111非法8421BCD码的输入显示了一些特殊的符号，本表未列出。有些显示译码器将的输入按二进制数处理，可显示09、A、B、C、D、E、F这16个字

18、符。 （2）当 、 时，无论 和 输入任何值，输出 均为0（表中第1行），此时数码管全亮，显示数字8，因此可用 测试数码管各段能否正常显示，故 称为试灯输入。 （3） 有以下两种情况：LTRBOBI /RBI3D0Dag0LT1/RBOBIRBI3D0Dag0LTLT0/RBOBI 当 、 时，且 =0000时， 全为高，数码管全灭，不显示0，此时 用作输出端， 。由于灭零是 控制的，因此 称为纹波灭零输入端。 当 ， 用作输入端， 、 和 为任意时， 全为高，数码管全部熄灭， 称为熄灭输入。 图9.14是用74LS47与数码管连接的显示系统，图中 的接法如下：整数部分最高位接0（灭0），最低

19、位接1（不灭0），其实各位均接受高位 的输出信号，进行灭0控制；小数部分除最高位接1、最低位接0外，其它各位均接受低位 的输出信号，进行灭0控制。这样，整数部分只有高位是0且被熄灭时低才有灭0输入；小数部分只有最低位是0且被熄灭时高位才有灭0输入。9.2.2 译码器 1LT1RBI3D0DagRBOBI /0RBORBIRBI0BIRBOBI /LTRBI3D0DagRBOBI /RBIRBORBO9.2.2 译码器图9.14 具有灭0控制功能的数码显示系统 加法器是计算机中重要的运算部件。 在加法器中，如果用 、 表示A、B两个数的第i位，用 表示来自低位（第i-1位）的进位，用 表示全加和

20、，用表示送给高位（第i+1位）的进位，那么根据全加运算的规则便可以列出全加器的真值表，如表9.9所列。9.2.3 加法器iAiB1iCiC表9.9 全加器真值表 根据真值表可得 全加器的逻辑符号分别如图9.15所示。 图9.15 加法器的逻辑符号 按进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。9.2.3 加法器1111iiiiiiiiiiiiiCBACBACBACBAS11111iiiiiiiiiiiiiiiiiiiCBCABACBACBACBACBAC 1.串行进位二进制并行加法器 串行进位二进制并行加法器是由全加器级联构成的，高位的“和”依赖于来自低位

21、的进位输入。 74H183、74LS183是集成双全加器，把4个全加器（例如两片74LS183）依次级联起来，便可构成4位串行进位加法器，如图9.16所示。 9.2.3 加法器图9.16 4位串行进位加法器 串行进位二进制并行加法器的特点是：被加数和加数的各位能同时并行到各位的输入端，而各位全加器的进位输入则是按照由低位向高位逐级串行传递的，各进位形成一条进位链。由于每一位相加的“和”都与本位进位输入有关，所以，最高位必须等到各低位全部相加完成，并送来进位信号之后才能产生运算结果。这种加法器的运算速度较慢，而且位数越多，速度就越低。 .超前进位二进制并行加法器 超前进位二进制并行加法器是根据输

22、入信号同时形成各位向高位“进位”的二进制并行加法器。 根据全加器的功能，可写出第i位全加器的进位输出函数表达式为9.2.3 加法器 由进位函数表达式可知，当第i位的被加数 和 加数均为时，有 ，不论低位运算结果如何，本位必然产生进位输出 。因此，将 定义为进位产生函数；当 时，可使得 ，即来自低位的进位输入能传送到本位的上位输出。因此， 将 定义为进位传递函数。 将 和 代入全加器的“和”及“进位”输出表达式，可得到9.2.3 加法器iiiiiiiiiiiiiiiiiiBACBACBACBACBACBAC11111)(iAiB1iiBA1iCiiiBAG 1iiBA1iiCCiiiBAPiPi

23、G11iiiiiiCPCBAFiiiiGCPC1.应用举例 常用并行加法器有位超前进位二进制并行加法器74283，该器件的逻辑符号如图9.17。 例9.9用4位二进制并行加法器设计一个将8421码转换成余3码的代码转换电路。 9.2.3 加法器图9.17 74283逻辑符号9.2.3 加法器 根据余3码的定义可知，余3码是由8421码加3形成的代码。所以，用4位二进制并行加法器实现从8421码到余3码的转换，只需从4位二进制并行加法器的输入端 输入8421码，而从输入端 输入二进制数0011，进位输入端 加上“0”，便可从输出端 得到与8421码对应的余3码。其逻辑电路如图9.18。 1234

24、AAAA1234BBBB0C1234FFFF图9.18 例9.9 比较两个二进制数A和B大小关系的电路称为数值比较器。比较的结果有3种情况，AB、A=B、AB，分别通过3个输出端给以指示。 1.1位数值比较器 1位数值比较器是比较两个1位二进制数大小关系的电路。它有两个输入端A和B三个输出端 、 和 。根据1位数值比较器的定义，可列出真值表如表9.10所列。 根据表9.10可得 ， ，9.2.4 数值比较器)(0BAY)(1BAY)(2BAY表9.10 1位数值比较器真值表BAY 0BABAABBAY1BAY 2 2. 4 2. 4位数值比较器位数值比较器 4位数值比较器是比较两个4位二进制数

25、大小关系的电路，一般由4个1位数值比较器组合而成。输入是两个相比较的4位二进制数 ， ，输出同1位数值比较器，也是三个输出端。其真值表如表9.11所列。9.2.4 数值比较器0123AAAAA 0123BBBBB 表9.11 4位集成数值比较器的真值表9.2.4 数值比较器 分析表9.11可以看出： （1）4位数值比较器实现比较运算是依照“高位数大则该数大，高位数小则该数小，高位数相等看低位”的原则，从高位到低位依次进行比较而得到的。 （2） 、 、 是级联输入端，应用级联输入端可以扩展比较器的位数，方法是将低位片的输出 、 和 分别于高位片的级联输入端 、 、 相连。不难理解，只有当高位数相

26、等，低4位比较的结果才对输出起决定性的作用。 3.3.集成数值比较器及其应用集成数值比较器及其应用 74LS85是集成4位数值比较器，逻辑符号如图9.19。)(BAI)(BAI)(BAI)(0BAY)(1BAY)(2BAY)(BAI)(BAI)(BAI例9.10 试用两片4位数值比较器74LS85组成8位数值比较器。 根据以上分析，两片数值比较器级联，只要将低位片的输出 、 和 分别与高位片的级联输入端 相连，再将低位片的、接地，接高电平即可，如图9.20所示。9.2.4 数值比较器图9.19 74LS85逻辑符号)(0BAY)(1BAY)(2BAY)(BAI)(BAI)(BAI9.2.4 数

27、值比较器图9.20 例9.10图 根据输入地址码的不同，从多路输入数据中选择一路进行输出的电路称为数据选择器。又称为多路开关。在数字系统中，经常利用数据选择器将多条传输线上的不同数字信号按要求选择其中之一送到公共数据线。 图9.21是数据选择器的结构框图。设地址输入端有n个，这n个地址输入端组成n位二进制代码，则数据输入端最多可有2n个输入信号，但输出端去只有一个。根据输入信号的个数，可分为4选1、8选1、16选1数据选择器等。 9.2.5 数据选择器图9.21 数据选择器框图 1.4选1数据选择器 图9.22是4选1数据选择器的框图，图中D0D3是4个数据输入端，Y为输出端，A1A0为地址输

28、入端，为选通（使能）输入端，低电平有效。9.2.5 数据选择器图9.22 4选1数据选择器框图 当 =0时，Y=0，数据选择器不工作； 当 =1时， ，此时，根据地址码A1A0不同，将从D0D3中选出一个数据输出。如果地址码A1A0依次改变，由00011011，则输出端将依次输出D0、D1、D2、D3，这样就可以将并行输入的代码变为串行输出的代码了。 4选1数据选择器的典型电路是74LS153。74LS153实际上是双4选1数据选择器，其内部有两片功能完全相同的4选1数据选择器，表9.12是它的真值表。除了数据和地址输入端外，还有一个使能（选通）输入端，低电平有效。74LS153的逻辑符号分别

29、如图9.23所示。9.2.5 数据选择器SS301201101001DAADAADAADAAY9.2.5 数据选择器ST输入输出A1A0D0D1D2D3Y10000D0D0001D1D1010D2D2011D3D3表9.12 74LS153真值表图9.24 集成数据选择器74LS153逻辑符号 2.8选1数据选择器 集成8选1数据选择器74LS151真值表如表9.13所示。可以看出，74LS151有一个使能端 ，低电平有效；两个互补输出端Y和 ，其输出信号相反。当 =0时，Y=0，数据选择器不工作；当 =1时，根据地址码A2A1A0的不同，将从D0D7中选出一个数据输出。 3.数据选择器的典型

30、应用 （1）数据选择器通道的扩展 利用选通端及外加辅助门电路实现通道扩展。例如，用两个4选1数据选择器（可选1片74LS153）通过级联，构成8选1数据选择器，其连线图如图9.25所示。9.2.5 数据选择器STWSTST9.2.5 数据选择器表9.13 74LS151真值表图9.25 数据选择器功能扩展9.2.5 数据选择器 在图9.25中，当 =0时，选中第一块4选1数据选择器，根据地址码A1A0的组合，从D0D3中选一路数据输出；当 =1时，选中第二块，根据地址码A1A0的组合，从D4D7中选一路数据输出。 （2）实现逻辑函数 用数据选择器也可以实现逻辑函数，主要是因为数据选择器输出信号

31、逻辑表达式具有以下特点：具有标准与或表达式形式；提供了地址变量的全部最小项；一般情况下，输入信号Di可以当成一个变量处理。由于任何组合逻辑函数都可以写成唯一的最小项表达式的形式，因此，从原理上讲，应用对照比较的方法，用该数据选择器可以不受限制地实现任何组合逻辑函数。如果函数的变量数为k，那么应选用地址变量数为n=k或n=k-1的数据选择器。STST9.2.5 数据选择器 例9.11 用数据选择器实现下列函数 函数变量个数为4，则应选用地址变量为3的8选1数据选择器实现，可选用74LS151。将函数F的前3个变量A、B、C作为8选1的数据选择器的地址码A2A1A0，剩下一个变量D作为数据选择器的

32、输入数据。已知8选1数据选择器的逻辑表达式为 比较Y与F的表达式可知 根据以上结果画出的连线图，如图9.26所示。用74LS151也可实现3变量逻辑函数。DCABDCABDCBADCBADCBADCBACDBADCBAF70126012501240123012201210120012DAAADAAADAAADAAADAAADAAADAAADAAAY010176543210DDDDDDDDDDDD， 例9.12 使用数据选择器实现逻辑函数F=AB+BC+AC。 解：将函数表达式Y整理成最小项之和形式 9.2.5 数据选择器图9.26 例9.11的连线图图9.27 例9.9的连线图ABCCABCB

33、ABCABBACAABCCCABACBCABF9.2.5 数据选择器 比较逻辑表达式F和8选1数据选择器的逻辑表达式Y，最小项的对应关系为F=Y，则A=A2，B=A1，C=A0，Y中包含F的最小项时，函数Dn=1，未包含最小项时，Dn=0。于是可得 根据上面分析结果，画出连线图，如上图9.27所示。1076534210DDDDDDDD 根据输入地址码的不同，将一个数据源输入的数据传送到多个不同输出通道的电路称为数据分配器，又叫多路分配器。如一台计算机的数据要分时传送到打印机、绘图仪和监控终端中去，就要用到数据分配器。 根据输出端的个数，数据分配器可分为1路-4路、1路-8路、1路-16路数据分

34、配器等。下面以1路-4路数据分配器为例介绍。图9.28所示为1路-4路数据分配器的结构框图。其中，1个输入数据用D表示；两个地址输入端用A1A0表示；4个数据输出端，用Y0、Y1、Y2、Y3表示。9.2.6 数据分配器图9.28 1路-4路数据分配器示意框图9.2.6 数据分配器 令A1A0=00时，选中输出端Y0，即Y0=D； A1A0=01时，选中输出端Y1，即Y1=D；A1A0=10时，选中输出端Y2，即Y2=D；A1A0=11时，选中输出端Y3，即Y3=D。据此，可列出真值表如表9.14所列。输入输出DA1A0Y0Y1Y2Y300D000010D001000D011000D表9.14 1路-4路数据分配器的真值表 根据真值表可以看出，1路-4路数据分配器的与24线译码器完全一样，A1A0相当于译码器的代码输入端，D相当于使能端。因此，任何使能端的二进制译码器都可作为数据分配器使用。 将数据选择器和数据分配器结合起来，可以实现多路数据的分时传送，以减少传输线的条数。用8选1数据选择器74LS151和3/8线译码器74LS138组合构成的分时传送电路如图9.29所示。从图中可以看出，数据从输入到输出只用了5根传输线3根地址线、1根地线和1根数据传输线。然而按常规，若将8路数据从发送端同时传送到接收端，需要9根线（包括1根地线）。当输入数据增多时，这种连接所带来的节省