第2章 FPGACPLD结构与应用

1、1Email：dpi_L第2章 FPGA/CPLD结构与应用 PLD概述 CPLD的结构与工作原理 FPGA的结构简介 硬件测试技术简介 FPGA/CPLD产品概述 编程与配置2Email：dpi_LPLD：可编程逻辑器件Programmable Logic Devices(和固定逻辑器件对应)，它的硬件电路可由设计人员随时改变，因此同一物理设备在不同的时间可实现多种不同的功能。PLD工作原理：数字电路系统包括两类，组合电路和时序电路，已知任何组合逻辑函数都可转化为与或表达式，因此组合逻辑电路可由与(阵列)门和或(阵列)门二级电路实现。在此基础上增加存储元件就可构成时序电路。构成与或两级电路有

2、两种常用的方法：乘积项法SRAM查找表法第二章第二章PLD概述 1CPLD的结构与工作原理FPGA的结构简介 2 31. PLD概述3Email：dpi_L常用电路符号表示PLD概述 1CPLD的结构与工作原理FPGA的结构简介 2 31. PLD概述第二章第二章4Email：dpi_L乘积项逻辑可编程结构PLD概述 1CPLD的结构与工作原理FPGA的结构简介 2 31. PLD概述第二章第二章5Email：dpi_LSRAM查找表可编程逻辑结构：A0n-1为n个地址，任意一种组合选择一个存储器特定地址的值，如果这个值设置成相应函数的值，则通过这种方式实现了该函数。如果存储器单元为一个字节，

3、则可同时实现8个函数。因为组合逻辑函数值不是采用基本门计算得到，而是采用查表方式直接得到的，因此称为查找表法。PLD概述 1CPLD的结构与工作原理FPGA的结构简介 2 31. PLD概述第二章第二章6Email：dpi_L可编程逻辑器件的发展历程PROM (Programmable Read Only Memory)PROM (Programmable Read Only Memory)PLA (Programmable Logic Array)PLA (Programmable Logic Array)PAL (Programmable Array Logic)PAL (Programm

4、able Array Logic)GAL (Generic Array Logic)GAL (Generic Array Logic)CPLDCPLDFPGAFPGAEPLDEPLDPLD概述 1CPLD的结构与工作原理FPGA的结构简介 2 31. PLD概述第二章第二章7Email：dpi_L可编程逻辑器件的分类按集成度分类PLD概述 1CPLD的结构与工作原理FPGA的结构简介 2 31. PLD概述第二章第二章8Email：dpi_L按结构构成分类乘积项结构器件：PLA、PAL、GAL、CPLD查找表结构器件：PROM、FPGA从编程工艺分类熔丝型：熔丝烧断开路，一次编程。反熔丝型：熔

5、丝烧断通路，一次编程。EPROM型：紫外线擦除，多次编程。EEPROM型：电擦除多次编程。CPLD。SRAM型：高速掉电丢失，无限编程。FPGA。Flash型：电擦除，多次编程。CPLD、 FPGA。PLD概述 1CPLD的结构与工作原理FPGA的结构简介 2 31. PLD概述第二章第二章9Email：dpi_LCPLD：复杂可编程逻辑器件Complex PLD，采用乘积项方式构成组合逻辑电路的较复杂的可编程逻辑器件。CPLD的结构：以Altera公司的Max7000S为例介绍。 Max7000S主要由五部分构成：宏单元：是由与或阵列和一个存储元件构成的独立的逻辑单位，每个宏单元包含五个乘积

6、项 。逻辑阵列块LAB(Logic Array Block)：每16个宏单元组成一个LAB。扩展乘积项：用于辅助宏单元实现更复杂的函数可编程连线阵列PIA：用于不同LAB之间互连。I/O控制块：用于配置器件的I/O引脚。PLD概述 1CPLD的结构与工作原理FPGA的结构简介 2 32. CPLD的结构与工作原理第二章第二章10Email：dpi_LMAX7000S包含32256个宏单元。每个宏单元包含五个乘积项。通过扩展，最多可提供32个乘积项。宏单元结构如图： PLD概述 1CPLD的结构与工作原理FPGA的结构简介 2 32.1 宏单元第二章第二章11Email：dpi_L逻辑阵列块(L

7、AB)：由16个宏单元组成一个LAB，多个LAB形成LAB阵列，MAX7000由LAB阵列构成。LAB间通过PIA及全局总线互连。PLD概述 1CPLD的结构与工作原理FPGA的结构简介 2 32.2 逻辑阵列块第二章第二章12Email：dpi_L共享扩展乘积项结构：每个LAB有16个共享扩展项，每个宏单元提供一个单独乘积项。PLD概述 1CPLD的结构与工作原理FPGA的结构简介 2 32.3 扩展乘积项第二章第二章13Email：dpi_L并联扩展乘积项结构：为构成复杂的逻辑函数，把宏单元中没有使用的乘积项，分配到邻近的宏单元供其使用。每个宏单元最多允许15个并联扩展乘积项。通往下一个宏

8、单元PLD概述 1CPLD的结构与工作原理FPGA的结构简介 2 32.3 扩展乘积项第二章第二章14Email：dpi_L可编程连线阵列(PIA)结构：实现不同LAB之间的互联，可以把器件中任何信号连接到需要的地方。以下是一路信号送入LAB中的结构图，通过EEPROM编程单元控制与门。PLD概述 1CPLD的结构与工作原理FPGA的结构简介 2 32.4 可编程连线阵列第二章第二章15Email：dpi_LI/O控制块的结构：每个I/O引脚可单独被配置为输入、输出和双向工作方式，并有一个三态缓冲器，可由全局使能信号控制。PLD概述 1CPLD的结构与工作原理FPGA的结构简介 2 32.5

9、I/O控制块第二章第二章16Email：dpi_L3. FPGA的结构简介FPGA：现场可编程门阵列Field Programmable Gate Array，采用查找表方式构成组合逻辑电路的可编程逻辑器件。FPGA的结构：以Altera公司的Cyclone系列器件为例介绍：逻辑阵列块LAB：由10个相邻的逻辑单元LE构成，LE是器件最基本的可编程单元。嵌入式存储器块。I/O单元。嵌入式硬件乘法器。锁相环PLL。CPLD的结构与工作原理 2FPGA的结构简介硬件测试技术简介 3 4第二章第二章17Email：dpi_L3.1 查找表逻辑结构图FPGAFPGA查找表单元内部结构图FPGAFPGA

10、查找表单元输入1输入2输入3输入4查找表LUT输出查找表LUT逻辑结构如下图CPLD的结构与工作原理 2FPGA的结构简介硬件测试技术简介 3 4第二章第二章18Email：dpi_L3.2 Cyclone LE结构图 LE结构图CPLD的结构与工作原理 2FPGA的结构简介硬件测试技术简介 3 4第二章第二章19Email：dpi_LLUTLUT链链和和存器链存器链LAB输入信号LE反馈信号连线LAB内部结构LUT链和寄存器链CPLD的结构与工作原理 2FPGA的结构简介硬件测试技术简介 3 43.3 LAB结构第二章第二章20Email：dpi_LLAB阵列CPLD的结构与工作原理 2FP

11、GA的结构简介硬件测试技术简介 3 43.3 LAB结构第二章第二章21Email：dpi_LFPGA与CPLD的比较CPLD乘积项丰富，适合完成各种算法和组合逻辑,FPGA触发器丰富，适合于完成时序逻辑。CPLD的时序延迟是均匀的和可预测的,而FPGA的延迟不可预测。FPGA的集成度比CPLD高,具有更复杂的布线结构和逻辑实现。CPLD无需外部存储器，比FPGA使用更方便。CPLD的速度比FPGA快。 CPLD编程次数有限，FPGA编程次数无限。CPLD保密性好，FPGA保密性差。CPLD的功耗比FPGA大，且集成度越高越明显。CPLD的结构与工作原理 2FPGA的结构简介硬件测试技术简介

12、3 43.4 FPGA与CPLD的比较第二章第二章22Email：dpi_L硬件测试：就是对硬件产品的功能，性能，可靠性，兼容性，稳定性等进行严格的检查，以确定是否满足用户的需要。硬件测试的方法内部逻辑测试：在PLD中嵌入某种逻辑功能模块，与EDA工具软件相配合提供一种嵌入式逻辑分析仪，帮助设计人员了解内部逻辑的问题。例如Altera的SignalTap 。JTAG边界扫描测试：联合测试行动组(Joint Test Action Group)开发的一种测试技术国际标准，可对测试引线间隔致密的电路板上的集成电路芯片提 供 有 效 的 引 脚 测 试 。 称 为 边 界 扫 描 测 试(Bound

13、ary Scan Test，BST)。FPGA的结构简介 3硬件测试技术简介FPGA/CPLD产品概述 4 54. 硬件测试技术简介第二章第二章23Email：dpi_L边界扫描电路结构如下图FPGA的结构简介 3硬件测试技术简介FPGA/CPLD产品概述 4 54. 硬件测试技术简介第二章第二章24Email：dpi_L引脚 描述 功能测试指令和编程数据的串行输入引脚。数据在TCKTCK的上升沿移入。TDITDITDOTDO测试数据输出(Test (Test DataOutputDataOutput) )测试模式选择(Test (Test ModeSelectModeSelect) )测试时

14、钟输入(Test (Test ClockInputClockInput) )测试复位输入(Test (Test ResetInputResetInput) )测试数据输入(Test (Test DataInputDataInput) )测试指令和编程数据的串行输出引脚，数据在TCKTCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。TMSTMSTCKTCKTRSTTRST控制信号输入引脚，负责TAPTAP控制器的转换。TMSTMS必须在TCKTCK的上升沿到来之前稳定。时钟输入到BSTBST电路，一些操作发生在上升沿，而另一些发生在下降沿。低电平有效，异步复位边界扫描电路( (在IEE

15、EIEEE规范中，该引脚可选) )。JTAG边界扫描的引脚定义如下表FPGA的结构简介 3硬件测试技术简介FPGA/CPLD产品概述 4 54. 硬件测试技术简介第二章第二章25Email：dpi_L图：边界扫描数据移位方式3.5.2 JTAG3.5.2 JTAG边界扫描测试FPGA的结构简介 3硬件测试技术简介FPGA/CPLD产品概述 4 54. 硬件测试技术简介第二章第二章26Email：dpi_LLattice公司CPLD器件系列ispLSI器件系列ispLSI1000E ispLSI2000E/2000VL/200VE系列ispLSI5000V系列 ispLSI 8000/8000V

16、系列ispMACH4000系列IspMACH 4000ZispMACH 4000V ispMACH 4000ZLattice EC & ECP系列硬件测试技术简介 4FPGA/CPLD产品概述编程与配置 5 65. FPGA/CPLD产品概述第二章第二章27Email：dpi_LXilinx(赛灵思)公司的FPGA和CPLD器件系列Virtex-4系列FPGAVirtex-4 LX Virtex-4 SX Virtex-4 FXSpartan& Spartan-3 & Spartan 3E器件系列XC9500 & XC9500XL系列CPLDXilinx FPG

17、A配置器件SPROMXilinx的IP核硬件测试技术简介 4FPGA/CPLD产品概述编程与配置 5 65. FPGA/CPLD产品概述第二章第二章28Email：dpi_LAltera公司FPGA和CPLD器件系列 Stratix II 系列FPGA MAX系列CPLD ACEX系列FPGA FLEX系列FPGA Stratix系列FPGA Cyclone系列FPGA Cyclone II系列FPGA MAX II系列器件 Altera宏功能块及IP核硬件测试技术简介 4FPGA/CPLD产品概述编程与配置 5 65. FPGA/CPLD产品概述第二章第二章29Email：dpi_L编程与配

18、置：编程与配置即指向CPLD/FPGA中下载程序的过程。其中：编程主要是对CPLD而言，配置主要是对FPGA而言。CPLD/FPGA编程工艺：基于电可擦除存储单元的EEPROM或Flash。基于SRAM查找表的编程单元。基于反熔丝编程单元，一次性可编程。CPLD/FPGA编程设备专用的编程器。下载电缆：可通过PC机的并口或USB口和PLD连接，并配合相应的EDA软件实现下载。硬件测试技术简介 4FPGA/CPLD产品概述编程与配置 5 66. 编程与配置第二章第二章30Email：dpi_LCPLD的在系统编程(ISP)：采用下载电缆实现对CPLD编程。10芯的ByteBlaster电缆一端接PLD的JTAG口，另一端可接PC的并口。配合EDA软件实现下载编程数据。对单个器件编程的连接，如下图所示硬件测试技术简介 4FPGA/CPLD产品概述编程与配置 5 66. 编程与配置第二章第二章31Email：dpi_L对多个器件编程的连接，如下图所示硬件测试技术简介 4FPGA/CPLD产品概述编程与配置 5 66. 编程与配置第二章第二章32Email：dpi_LFPGA的在线可重配置(ICR)使用PC并行口配置FPGA：使用下载电缆在PC并口和FPGA下