ispLever使用教程学习课程

1、点击程序点击程序Lattice Semiconductor ispLEVER Project Navigator第1页/共58页第一页，编辑于星期六：二点 三十一分。点击点击File New Project 第2页/共58页第二页，编辑于星期六：二点 三十一分。输入项目名，选输入项目名，选VHDL，点下一步，点下一步第3页/共58页第三页，编辑于星期六：二点 三十一分。选器件选器件第4页/共58页第四页，编辑于星期六：二点 三十一分。点击下一步点击下一步第5页/共58页第五页，编辑于星期六：二点 三十一分。点击完成点击完成第6页/共58页第六页，编辑于星期六：二点 三十一分。第7页/共58页第

2、七页，编辑于星期六：二点 三十一分。点击点击Source New第8页/共58页第八页，编辑于星期六：二点 三十一分。选选VHDL Module第9页/共58页第九页，编辑于星期六：二点 三十一分。填入文件名、实体名（两者要一致）和填入文件名、实体名（两者要一致）和结构体名结构体名第10页/共58页第十页，编辑于星期六：二点 三十一分。点OK第11页/共58页第十一页，编辑于星期六：二点 三十一分。第12页/共58页第十二页，编辑于星期六：二点 三十一分。输入程序输入程序第13页/共58页第十三页，编辑于星期六：二点 三十一分。保存保存第14页/共58页第十四页，编辑于星期六：二点 三十一分。

3、退出退出第15页/共58页第十五页，编辑于星期六：二点 三十一分。第16页/共58页第十六页，编辑于星期六：二点 三十一分。点击点击dff1(dff1.vhd)第17页/共58页第十七页，编辑于星期六：二点 三十一分。双击双击Synplify Synthesize VHDL File源程序编写完成以后是源程序编写完成以后是综合综合第18页/共58页第十八页，编辑于星期六：二点 三十一分。第19页/共58页第十九页，编辑于星期六：二点 三十一分。第20页/共58页第二十页，编辑于星期六：二点 三十一分。双击双击VHDL Test Bench Template第21页/共58页第二十一页，编辑于星

4、期六：二点 三十一分。第22页/共58页第二十二页，编辑于星期六：二点 三十一分。双击双击Generate Schematic Symbol第23页/共58页第二十三页，编辑于星期六：二点 三十一分。第24页/共58页第二十四页，编辑于星期六：二点 三十一分。点击器件点击器件ispLSI1032E-70LJ84第25页/共58页第二十五页，编辑于星期六：二点 三十一分。双击双击Fit Design第26页/共58页第二十六页，编辑于星期六：二点 三十一分。第27页/共58页第二十七页，编辑于星期六：二点 三十一分。第28页/共58页第二十八页，编辑于星期六：二点 三十一分。第29页/共58页第

5、二十九页，编辑于星期六：二点 三十一分。下载下载第30页/共58页第三十页，编辑于星期六：二点 三十一分。第31页/共58页第三十一页，编辑于星期六：二点 三十一分。第32页/共58页第三十二页，编辑于星期六：二点 三十一分。第33页/共58页第三十三页，编辑于星期六：二点 三十一分。第34页/共58页第三十四页，编辑于星期六：二点 三十一分。第35页/共58页第三十五页，编辑于星期六：二点 三十一分。2、VHDL的原理图方式设计（八）ISPLEVER 软件的使用方法第36页/共58页第三十六页，编辑于星期六：二点 三十一分。点击点击File New Project 第37页/共58页第三十七

6、页，编辑于星期六：二点 三十一分。第38页/共58页第三十八页，编辑于星期六：二点 三十一分。选器件选器件第39页/共58页第三十九页，编辑于星期六：二点 三十一分。点击下一步点击下一步第40页/共58页第四十页，编辑于星期六：二点 三十一分。点击完成点击完成第41页/共58页第四十一页，编辑于星期六：二点 三十一分。第42页/共58页第四十二页，编辑于星期六：二点 三十一分。点击点击Source New第43页/共58页第四十三页，编辑于星期六：二点 三十一分。第44页/共58页第四十四页，编辑于星期六：二点 三十一分。第45页/共58页第四十五页，编辑于星期六：二点 三十一分。第46页/共

7、58页第四十六页，编辑于星期六：二点 三十一分。第47页/共58页第四十七页，编辑于星期六：二点 三十一分。第48页/共58页第四十八页，编辑于星期六：二点 三十一分。第49页/共58页第四十九页，编辑于星期六：二点 三十一分。后面的操作同前后面的操作同前第50页/共58页第五十页，编辑于星期六：二点 三十一分。作业：用作业：用VHDL语言：语言：1、设计一个、设计一个3线线8线译码器；线译码器；2、设计一个上升沿触发、设计一个上升沿触发JK触发器。触发器。CLRJ QKCLK第51页/共58页第五十一页，编辑于星期六：二点 三十一分。library ieee;entity dff1 is p

8、ort(clk,d:in std_logic; q:out std_logic);end;architecture rtl of dff1 isbegin process(clk) begin if(clkevent and clk=1)then q=d; end if; end process;end rtl;第52页/共58页第五十二页，编辑于星期六：二点 三十一分。library ieee;entity and_gate isPORT(A,B:IN std_logic;X:OUT std_logic);end;architecture rtl of and_gate isbeginX=A AND B; end rtl;第53页/共58页第五十三页，编辑于星期六：二点 三十一分。library ieee;entity decoder_38 isPORT(input:IN std_logic_vector(2 downto 0); output:OUT std_logic_vector(7 downto 0);end;architecture rtl1 of and_gate isbeginXoutputoutputoutputoutputoutputoutputoutputoutputyoutyout