基于单周期MIPS微控制器设计

1、 课程设计题目：基于单周期MIPS的微控制器设计 已知技术参数和设计要求：load/store，算术逻辑运算，流程控制三部分是RISC处理器系统的主要组成部分，是RISC处理器的基础，本设计以MIPS处理器的指令子集为例，研究RISC的基本实现及原理。 1）单周期MIPS（load/store指令部分）设计与实现 设计要求：参考计算机组成与设计-硬件/软件接口、设计处理器整体结构和模块划分，实现支持load word(lw)、store word(sw)指令的MIPS单周期数据通路，并比较各种实现的效率、面积和速度。2）单周期MIPS（算术逻辑运算指令部分）设计与实现设计要求：参考计算机组成与

2、设计-硬件/软件接口、设计处理器整体结构和模块划分，实现支持add、sub、and、or和slt指令的MIPS单周期数据通路，并比较各种实现的效率、面积和速度。3）单周期MIPS（流程控制指令部分）设计与实现设计要求：参考计算机组成与设计-硬件/软件接口、设计处理器整体结构和模块划分，实现支持branch equal(beq)、jump(j)、jump and link(jal)、jump register(jr)指令的MIPS单周期数据通路，并比较各种实现的效率、面积和速度。4）通用异步串行收发器（UART）设计与实现具有基本手法功能的通用异步串行收发器，并比较各种实现的效率、面积和速度。5

3、) 小组实现基于MIPS（子集）单周期数据通路的嵌入式控制器设计要求：与同组同学共同完成一个具有11条指令的单周期MIPS实现，连接通用异步串行收发器作为外设，实现嵌入式控制器，并比较各种实现的效率、面积和速度。基本要求：1. 确定设计采用的算法；2. 确定设计的体系结构；3. 划分所确定的体系结构，画出模块图，确定模块间的连接关系，端口方向及宽度；4. 确定设计的测试方案、测试点及测试向量；5. 完成设计的RTL代码及测试代码；6. 完成设计的验证，给出设计的性能评价（面积、速度等）；7. 撰写课程设计报告。 工作量：本课程设计拟按照每4人为一组分工并协作完成。每位小组成员分别选择14题之一

4、，作为该组同学的课程设计题目独立完成；在完成个人题目基础上小组成员共同完成第5题。熟悉开发环境、学习工具使用：12学时分析题目、确定设计方案：12学时设计、验证以及性能评估、整理数据：36学时工作计划安排： 2012.8.27 - 2012.8.29 学习VCS、Design Analyser使用方法，分析设计题目2012.8.30 - 2012.9.3 利用Verilog语言进行系统设计、验证 2012.9.4 -2010.9.5 性能评估、整理数据 2012.9.6开始撰写课程设计报告 同组设计者及分工： 指导教师签字_ 年 月 日 教研室主任意见： 教研室主任签字_ 年 月 日*注：此任

5、务书由课程设计指导教师填写。第一部分 功能描述所有的MIPS指令都是32位，支持多种指令，主要有以下几种：·数据加载和存储指令：lw、sw指令 ·跳转指令：beq条件跳转和j、jr、jl跳转·算数逻辑运算：add、sub、and、or、slt具体有三种格式：处理器有32个32位寄存器，并且为了测试和运行方便，配备了一个32字的指令存储器，和一个32字的数据存储器（地址0x0000_00000x0000_001f）。还备有UART串口，并且与数据存储器共同编址（0x8000_00000x8000_0008）。第二部分 设计方案1、设计策略采用分治：将一个难以直接解决

6、的大问题，分割成一些规模较小的相同问题，以便各个击破，分而治之。本实验中，我们将整个数据通路化分成多个模块：寄存器堆、取指部件、扩展器、二选一数据选择器、算术逻辑单元、数据存储器等，分别设计及实现，然后再整体进行逻辑控制，最终实现单周期数据通路。2、设计思路建立数据通路：（1） 按照图1设计能够实现R型，lw/sw型和跳转型指令的mips处理器整体数据通路图数据通路必须具备必要的存储元件，可能需要多个，同时数据通路必要的元件可能需要多个。（2） 选择一组数据通路部件（3） 根据需求，组装数据通路（4） 分析每条指令的实现，以确定如何设置影响寄存器传输的控制点（5） 装配控制逻辑3数据通路图图1

7、 数据通路图第三部分 单周期MIPS分析与设计ALU：算术逻辑运算单元，有2个32位输入和1个32位输出，还有一个零标志位。有3个控制输入，而八种可能的输入组合中只有5种可能出现。对于取字和存储指令，ALU用于计算存储地址；对于R型指令， 根据指令的低6位功能字段的内容， ALU执行5中操作中的一种。对于相等分支指令，ALU执行剑法操作。实现代码：always (ctrl or in1 or in2)begin if(in1=in2) zero<=1; else zero<=0; case (ctrl)3'b010: ALU_out=in1+in2;3'b110:

8、ALU_out=in1-in2;3'b000: ALU_out=in1 & in2;3'b001: ALU_out=in1 | in2;3'b111: if (in1<in2) ALU_out=1; else ALU_out=0; default: ALU_out=0;endcaseendALU控制的代码实现：module ALU_ctrl( input 1:0 ALUOp, input 5:0 funct, output reg 2:0 ALU_ctrl );always (ALUOp or funct)begin case (ALUOp) 2'

9、b00: ALU_ctrl=3'b010; 2'b01: ALU_ctrl=3'b110; 2'b10: begin case (funct) 6'b100000: ALU_ctrl=3'b010; 6'b100010: ALU_ctrl=3'b110; 6'b100100: ALU_ctrl=3'b000; 6'b100101: ALU_ctrl=3'b001; 6'b101010: ALU_ctrl=3'b111; default: ALU_ctrl=0; endcase end

10、 endcaseendendmodule数据存储单元：是一个状态单元，有读写控制信号、地址和数据端口。两个输入是地址和所写数据，一个输出位为出内容，读写控制信号是独立的，任意始终只能激活一个。存数指令，要从寄存器堆中读出要存的数据；取数指令，则要将刚从存储器中取出的数放入寄存器堆中指定寄存器中。实现代码：begin case (ctrl_write,ctrl_read)2'b01: out=memaddr;2'b10: memaddr=data;default: $display("error");endcase endMUX:二选一数据选择器,通过控制信号

11、的值来选择输出。实现代码：always (*) if(ctrl=0) out=in0; else out=in1;寄存器堆：实现代码：always (in1 or in2)begin case (in1)5'b00101: data1 <= 32'h001c;5'b01111: data1 <= 32'h0004;5'b00000: data1 <= 32'h0008;5'b10000: data1 <= 32'h000c;5'b10001: data1 <= 32'h000c;def

12、ault: data1 <= memwriteaddr;endcasecase (in2)5'b00101: data2 <= 32'h001c;5'b01111: data2 <= 32'h0004;5'b00000: data2 <= 32'h0008;5'b10000: data2 <= 32'h000c;5'b10001: data2 <= 32'h000c;default: data2 <= memwriteaddr;endcaseendalways (RegWr

13、ite or writeaddr or writedata) begin memwriteaddr <= writedata;end endmodule符号扩展器：将指令中16位有符号数扩展成32位有符号数符号代码：module signal_extend( input 15:0 in, output 31:0 out ); assign out=16'b0,in;endmodule取指部件：首先要从存储器中将指令取出。为准备执行。下一条指令，也必须把程序计数器加到指向下一条指令，即向后移动四字节。此时所需的取指令以及增加PC以获得下一时序指令的地址相对应的数据通路，图如右：代码

14、：always (posedge clk or posedge reset) begin if(reset) PC<=0; else PC<=PCnext; end根据分治设计策略，确定模块间的连接关系，端口方向及宽度，将每一模块通过控制信号联系起来，最终形成完整的数据通路。综合：module top( input clk, input reset, output 31:0 PCnext, output 4:0 addr_regwrite, output 31:0 data_regwrite, output 31:0 signal_extend );wire 31:0 PC;wir

15、e 31:0 instruction;wire RegDst, Jump, Branch, MemRead, MemtoReg, MemWrite,ALUSrc, RegWrite,zero;wire 1:0 ALUOp;/wire 4:0 addr_regwrite;wire 31:0 data1,data2, ALU2,ALUout,memdata, signal_extend_l,PCnew,add2out,mux4out, jumpaddr_l;wire 2:0 ALUctrl;wire 31:0 jumpaddr;instruction_reg ins_reg(.pc(PC),.in

16、s(instruction);control con(.in(instruction31:26), .RegDst(RegDst), .Jump(Jump), .Branch(Branch), .MemRead(MemRead), .MemtoReg(MemtoReg),.ALUOp(ALUOp),.MemWrite(MemWrite), .ALUSrc(ALUSrc),.RegWrite(RegWrite);mux #(5) mux1_datareg(.in0(instruction20:16), .in1(instruction15:11), .out(addr_regwrite), .c

17、trl(RegDst);data_reg data_reg(.in1(instruction25:21), .in2(instruction20:16), .writeaddr(addr_regwrite), .writedata(data_regwrite), .data1(data1),.data2(data2),.RegWrite(RegWrite);signal_extend s_extend(.in(instruction15:0), .out(signal_extend);mux #(32) mux2_ALU(.in1(signal_extend),.in0(data2),.out

18、(ALU2),.ctrl(ALUSrc);ALU ALU(.in1(data1),.in2(ALU2),.ALU_out(ALUout),.ctrl(ALUctrl),.zero(zero);data_mem data_mem(.addr(ALUout),.data(data2),.ctrl_read(MemRead), .out(memdata),.ctrl_write(MemWrite);mux #(32) mux3_datareg(.in1(memdata),.in0(ALUout),.out(data_regwrite),.ctrl(MemtoReg);left_shift lshif

19、t1(.in(signal_extend),.out(signal_extend_l);left_shift lshift2(.in(instruction),.out(jumpaddr_l);add add1(.in1(PC),.in2(32'b100), .out(PCnew);add add2(.in1(signal_extend_l),.in2(PCnew),.out(add2out);mux #(32) mux4_PCnew(.in0(PCnew),.in1(add2out),.out(mux4out),.ctrl(zero & Branch);/*/ mux #(3

20、2) mux5_PCnext(.in0(mux4out),.in1(jumpaddr),.out(PCnext),.ctrl(Jump);ALU_ctrl ALU_ctrl(.ALUOp(ALUOp),.funct(instruction5:0),.ALU_ctrl(ALUctrl);PC PC0(.clk(clk),.reset(reset),.PCnext(PCnext),.PC(PC);assign jumpaddr=PCnew31:28,jumpaddr_l27:0;endmodule第四部分 验证方案及结果分析1、加载存储指令： lw $s1,immt($t7) 32'h08

21、: ins=6'b100011, 5'b00101, 5'b10001, 16'h0001;其中immt($t7)指向的内存地址中存的数为32b0101 / sw $s0,immt($t7) 32'h04: ins=6'b101011, 5'b00101, 5'b00101, 16'h0001;其中$s0寄存器中存的值为32b1000,$t7存的数据32h001c2、算术逻辑运算：加法指令：add $s0, $a1, $t732'h00: ins=6'b000000, 5'b00101, 5'

22、;b01111, 5'b10000, 5'b00000, 6'b100000;其中 $a1存的数据是32h001c，$t7存的数据是32h0001减法指令：sub $s0, $a1, $t732'h00: ins=6'b000000, 5'b00101, 5'b01111, 5'b10000, 5'b00000, 6'b100010;其中 $a1存的数据是32h001c，$t7存的数据是32h0004与运算：and $s0, $a1, $t732'h00: ins=6'b000000, 5'

23、b00101, 5'b01111, 5'b10000, 5'b00000, 6'b100100;其中 $a1存的数据是32h001c，$t7存的数据是32h0004或运算or $s0, $a1, $t732'h00: ins=6'b000000, 5'b00101, 5'b01111, 5'b10000, 5'b00000, 6'b100101;其中 $a1存的数据是32h001c，$t7存的数据是32h0004Slt运算：slt $s0, $a1, $t732'h00: ins=6'b00

24、0000, 5'b00101, 5'b01111, 5'b10000, 5'b00000, 6'b101010;其中 $a1存的数据是32h001c，$t7存的数据是32h00043、分支指令：bne $s0, $s1, start32'h04: ins=6'b000100, 5'b10000, 5'b10001, 16'b0100;其中$s0=$s2=32h000c4、跳转：J 100032'h04: ins=6'b000010, 26'h08;第五部分 性能评估：综合结果：面积报告：*R

25、eport : areaDesign : topVersion: C-2009.06Date : Tue Sep 4 15:27:35 2012*Library(s) Used: typical (File: /export/homeO1/smic018/typical.db)Number of ports: 103Number of nets: 634Number of cells: 156Number of references: 30Combinational area: 73589.947530Noncombinational area: 48009.932091Net Interco

26、nnect area: 518795.906769Total cell area: 121599.879621Total area: 640395.786390时序报告：*Report : timing -path full -delay max -max_paths 1Design : topVersion: C-2009.06Date : Tue Sep 4 15:27:46 2012*Operating Conditions: typical Library: typicalWire Load Model Mode: top Startpoint: PC0/PC_reg21 (risin

27、g edge-triggered flip-flop clocked by clk) Endpoint: data_regwrite25 (output port clocked by clk) Path Group: clk Path Type: max Des/Clust/Port Wire Load Model Library - top smic18_wl10 typical Point Incr Path - clock clk (rise edge) 0.00 0.00 clock network delay (ideal) 0.00 0.00 PC0/PC_reg21/CK (D

28、FFRHQX4) 0.00 0.00 r PC0/PC_reg21/Q (DFFRHQX4) 0.22 0.22 r PC0/PC21 (PC) 0.00 0.22 r ins_reg/pc21 (instruction_reg) 0.00 0.22 r ins_reg/U53/Y (NOR2X4) 0.06 0.28 f ins_reg/U37/Y (NAND4X4) 0.11 0.39 r ins_reg/U55/Y (NOR2X4) 0.05 0.44 f ins_reg/U56/Y (NAND2X4) 0.08 0.52 r ins_reg/U38/Y (BUFX20) 0.10 0.

29、63 r ins_reg/U31/Y (NOR2X4) 0.06 0.69 f ins_reg/ins28 (instruction_reg) 0.00 0.69 f con/in2 (control) 0.00 0.69 f con/U29/Y (NOR2X4) 0.09 0.78 r con/U33/Y (NAND3X4) 0.06 0.84 f con/U34/Y (NOR2X4) 0.10 0.94 r con/RegDst (control) 0.00 0.94 r mux1_datareg/ctrl (mux_N5) 0.00 0.94 r mux1_datareg/U1/Y (B

30、UFX20) 0.10 1.05 r mux1_datareg/U10/Y (OAI2BB2X4) 0.13 1.17 r mux1_datareg/out1 (mux_N5) 0.00 1.17 r U25/Y (BUFX16) 0.10 1.28 r data_reg/writeaddr1 (data_reg) 0.00 1.28 r data_reg/U368/Y (NAND2BX4) 0.12 1.39 r data_reg/U365/Y (INVX8) 0.05 1.44 f data_reg/U362/Y (INVX8) 0.06 1.50 r data_reg/U265/Y (O

31、R2X4) 0.09 1.59 r data_reg/U101/Y (AND2X4) 0.10 1.69 r data_reg/U306/Y (NAND2X4) 0.06 1.74 f data_reg/U377/Y (NOR2X4) 0.09 1.83 r data_reg/U295/Y (NOR2X4) 0.05 1.88 f data_reg/data21 (data_reg) 0.00 1.88 f mux2_ALU/in01 (mux_N32_0) 0.00 1.88 f mux2_ALU/U68/Y (OAI2BB1X4) 0.18 2.06 f mux2_ALU/out1 (mu

32、x_N32_0) 0.00 2.06 f ALU/in21 (ALU) 0.00 2.06 f ALU/add_35/B1 (ALU_DW01_add_1) 0.00 2.06 f ALU/add_35/U472/Y (OR2X4) 0.17 2.23 f ALU/add_35/U582/Y (NAND2X4) 0.08 2.30 r ALU/add_35/U385/Y (NAND2X4) 0.05 2.35 f ALU/add_35/U329/Y (AOI21X4) 0.12 2.48 r ALU/add_35/U288/Y (OAI21X4) 0.07 2.55 f ALU/add_35/

33、U571/Y (AOI21X4) 0.14 2.69 r ALU/add_35/U632/Y (BUFX20) 0.14 2.83 r ALU/add_35/U486/Y (INVX8) 0.05 2.87 f ALU/add_35/U481/Y (NAND2BX4) 0.07 2.94 r ALU/add_35/U604/Y (NAND2X4) 0.05 2.99 f ALU/add_35/U605/Y (XOR2X4) 0.15 3.14 r ALU/add_35/SUM25 (ALU_DW01_add_1) 0.00 3.14 r ALU/U49/Y (AOI21X4) 0.05 3.1

34、9 f ALU/U147/Y (OAI2BB1X4) 0.12 3.31 r ALU/ALU_out25 (ALU) 0.00 3.31 r mux3_datareg/in025 (mux_N32_3) 0.00 3.31 r mux3_datareg/U33/Y (OAI2BB1X4) 0.12 3.44 r mux3_datareg/out25 (mux_N32_3) 0.00 3.44 r data_regwrite25 (out) 0.00 3.44 r data arrival time 3.44 clock clk (rise edge) 3.00 3.00 clock netwo

35、rk delay (ideal) 0.00 3.00 output external delay -0.20 2.80 data required time 2.80 - data required time 2.80 data arrival time -3.44 - slack (VIOLATED) -0.64第六部分 通用异步串行收发器设计与实现（注：此部分由于自己设计代码报错一直无法调出，部分源代码参考elecfans论坛）一、设计思路串口即通用异步收发器（UART，Universal Asynchronous Receiver Transmitter）是一种能同时支持近距离和远距离传

36、输的异步串行接口，是计算机中最普遍通用的一部分，被广泛应用微机和外设的数据交换，例如鼠标，调制解调器，打印机之间以及微机与微机之间的串行书数据传输。应为异步串行通信接口具有传输线少，成本低，可靠性高，实现简单等优点，应此在PC和外设之间的串行通信中得到广泛的应用，同时在当今的嵌入式微处理器芯片的设计中，异步串行通信接口成为不可缺少的一部分。根据系统整体设计要求, 串口即通用异步收发器主要是由uart发送模块和接收模块，modem控制模块四部分组成，如图1所示。UART功能模块二、模块概述1）下图是发送器结构图其主要的功能是 ：由CPU送来的待发送的并行数据，首先写入发送FIFO。发送FIFO中

37、有数据带发送时。数据自动装入移位寄存器（tsr）并总动完成并行数据转换为串行数据，并完成串行数据的发送。发送器结构图2）下图是接收器结构图。其主要功能是：接受移位接收寄存器和接受控制逻辑工程。接受器将外部串行数据转换成并行数据，发送给接受FIFO。接受过程中，按照数据格式进行字符装备，滤除噪音，对数据位进行溢出错，奇偶校验错，桢格错误，终止错误等检验。并根据检验产生响应中断和状态信息，传给接口模块。接收器结构图3）下图是Modem模块单元图其主要功能是：它提供了一组通用RS-232的控制信号，是的UART可以直接和（modem）连接，实现CPU与外接设备的通信。Modem模块单元图 4）下图是

38、波特率发生器结构图其主要功能是：提供UART通信时所需要的时钟，驱动发送器逻辑和接收器逻辑，产生于16倍的波特率，主要是对系统主频MCLK分频得到的。三 模块代码1）UART发送模块module uarttx(clk, datain, wrsig, idle, tx);input clk; /UART时钟input 7:0 datain; /需要发送的数据input wrsig; /发送命令，上升沿有效output idle; /线路状态指示，高为线路忙，低为线路空闲output tx; /发送数据信号reg idle, tx;reg send;reg wrsigbuf, wrsigrise;

39、reg presult;reg7:0 cnt; /计数器parameter paritymode = 1'b0;/检测发送命令是否有效always (posedge clk)beginwrsigbuf <= wrsig;wrsigrise <= (wrsigbuf) & wrsig;endalways (posedge clk)beginif (wrsigrise && (idle) /当发送命令有效且线路为空闲时，启动新的数据发送进程beginsend <= 1'b1;endelse if(cnt = 8'd176) /一帧资

40、料发送结束beginsend <= 1'b0;endendalways (posedge clk)beginif(send = 1'b1)begincase(cnt) /产生起始位8'd0:begintx <= 1'b0;idle <= 1'b1;cnt <= cnt + 8'd1;end8'd16:begintx <= datain0; /发送数据0位presult <= datain0paritymode;idle <= 1'b1;cnt <= cnt + 8'd1;en

41、d8'd32:begintx <= datain1; /发送数据1位presult <= datain1presult;idle <= 1'b1;cnt <= cnt + 8'd1;end8'd48:begintx <= datain2; /发送数据2位presult <= datain2presult;idle <= 1'b1;cnt <= cnt + 8'd1;end8'd64:begintx <= datain3; /发送数据3位presult <= datain3pres

42、ult;idle <= 1'b1;cnt <= cnt + 8'd1;end8'd80:begintx <= datain4; /发送数据4位presult <= datain4presult;idle <= 1'b1;cnt <= cnt + 8'd1;end8'd96:begintx <= datain5; /发送数据5位presult <= datain5presult;idle <= 1'b1;cnt <= cnt + 8'd1;end8'd112:beg

43、intx <= datain6; /发送数据6位presult <= datain6presult;idle <= 1'b1;cnt <= cnt + 8'd1;end8'd128:begintx <= datain7; /发送数据7位presult <= datain7presult;idle <= 1'b1;cnt <= cnt + 8'd1;end8'd144:begintx <= presult; /发送奇偶校验位presult <= datain0paritymode;idle

44、 <= 1'b1;cnt <= cnt + 8'd1;end8'd160:begintx <= 1'b1; /发送停止位 idle <= 1'b1;cnt <= cnt + 8'd1;end8'd176:begintx <= 1'b1; idle <= 1'b0; /一帧资料发送结束cnt <= cnt + 8'd1;enddefault:begincnt <= cnt + 8'd1;endendcaseendelsebegintx <= 1

45、9;b1;cnt <= 8'd0;idle <= 1'b0;endendendmodule为了测试UART发送模块的正确性，需要编写一个测试模块来测试UART发送模块，Verilog HDL语言代码如下：module testuart(clk, dataout, wrsig);input clk;output7:0 dataout;output wrsig;reg 7:0 dataout;reg wrsig;reg 7:0 cnt;always (posedge clk)beginif(cnt = 254)begindataout <= dataout + 8

46、'd1; /每次数据加“1”wrsig <= 1'b1; /产生发送命令cnt <= 8'd0;endelsebeginwrsig <= 1'b0;cnt <= cnt + 8'd1;endendendmodule UART发送模块的波形仿真报告波形仿真报告说明：分析看出，当发送命令wrsig的上升沿有效时，启动发送数据。串行数据的波形与发送数据dataout相一致，UART的发送模块得到正确验证。2）UART接收模块module uartrx(clk, rx, dataout, rdsig, dataerror, frameer

47、ror);input clk; /采样时钟input rx; /UART数据输入output dataout; /接收数据输出output rdsig;output dataerror; /资料出错指示output frameerror; /帧出错指示reg7:0 dataout;reg rdsig, dataerror;reg frameerror;reg 7:0 cnt;reg rxbuf, rxfall, receive;parameter paritymode = 1'b0;reg presult, idle;always (posedge clk) /检测线路的下降沿begi

48、nrxbuf <= rx;rxfall <= rxbuf & (rx);endalways (posedge clk)beginif (rxfall && (idle) /检测到线路的下降沿并且原先线路为空闲，启动接收数据进程beginreceive <= 1'b1;endelse if(cnt = 8'd175) /接收数据完成beginreceive <= 1'b0;endendalways (posedge clk)beginif(receive = 1'b1)begincase (cnt)8'd0:beginidle <= 1'b1;cnt <= cnt + 8'd1;rdsig <= 1'b0;end8'd24: /接收第0位数据beginidle <= 1'b1;dataout0 <= rx;presult <= paritymoderx;cn