数字电子技术实验报告-基于Quartus-II的硬件描述语言电路设计

1、数字电子技术基础实验报告题目：实验四 基于quartus ii的硬件描述语言电路设计小组成员：小组成员：一、实验四 基于quartus ii的硬件描述语言电路设计一、实验目的1）学习并掌握硬件描述语言vhdl；熟悉门电路的逻辑功能，并用硬件描述语言 实现门电路的设计。2）熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。3）熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。4）熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。、实验要求要求1：参考“参考内容1”中给出的与门源程序，编写一个异或门逻辑电路。1） 用quartustt波形仿真验证；2）下载到deo开发板验证。要求2

2、：参考“参考内容2”中给出的将8421bcd码转换成0-9的七段码译码器源 程序，编写一个将二进制码转换成0-e的七段码译码器。1）用quartusii波形仿 真验证；2）下载到deo开发板，利用开发板上的数码管验证。要求3：参考“参考内容3”屮给出的四位二进制计数器的源程序，编写一个计数 器实现0-e计数。用quartusii波形仿真验证；要求4：参考“参考内容4”中给出的50m分频器的源程序，编写一个能实现占空 比50%的5m和50m分频器即两个输出，输岀信号频率分别为10hz和1hz。下载到deo 开发板验证。（提示：利用deo板上己有的50m品振作为输入信号，通过开发板上 两个的led

3、灯观察输出信号）。电路框图如下：10赭兹闪烁1赫兹闪烁要求5：利用已经实现的vhdl模块文件，顶层文件采用原理图设计方法，实现 0-e计数自动循环显示,频率lllz和10hz可以切换。（提示:如何将viidl模块 文件在顶层原理图文件中引用，参考参考内容5）三、实验设备（1）电脑一台；（2）数字电路实验箱;（3）数据线一根。!1!实验原理1. vhdl具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的 逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描 述。vhdl支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言 所不能比拟的。viidl还支持各种设计方

4、法，既支持自底向上的设计，又支持自 顶向下的设计；既支持模块化设计，又支持层次化设计。2. vhdl具有多层次的设计描述功能，既可以描述系统级电路，乂可以描述 门级电路。而描述既可以采用行为描述、寄存器传输播述或结构播述，也可以采 用三者混合的混合级描述。另外，vhdl支持惯性延迟和传输延迟，还可以准确 地建立硬件电路模型。viidl支持预定义的和自定义的数据类型，给硬件描述带 来较大的自由度，使设计人员能够方便地创建高层次的系统模型。3. vhdl是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具 所支持，使得设计描述的移植成为可能。4. vhdl采用基于库（library）的设计方

5、法，可以建立各种可再次利用的模 块。这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库 中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流 和共享，减少硬件电路设计。五、实验内容1、(要求一)(1) vhdl语言描述：-1library ieee；2 use ieeestd_logtc_1164 all;3 -4 h entity exa3_xor is5 hport(arb:instd_logic;e c：out std_logic7；丁 end exa3_xor;8 _9 barchitecture fwm of exa3_xor is10 hbegin

6、11 c<=a xor b;12 end;|（2）原理图（multisim和quartusii中绘制的原理图）:2、（要求二）（1）vhdl语言描述:pismay iu£use itte. std.logicl 1c4. au;a extity exaa_8421k>cd_f isa port(dau_in:ix std.l0gic3tct0a(3 domfto 0); di»_oux:0ot std-lo示wwto 0);exd e*a2 64<lbcd f;a arcxmctoi a btcix a proet3s(cun.btgixacase dau

7、o 051fvx of exaa_8421t>c<f isin)_in is8 1011011011001100110011001oooo1111oooo111000000001111111sssess999999991999991000000-； 1111001°； 0100100-； 0110000/ 0011001-j 0010010-; 0000010° 11110w; 0000000*; 0010000-； 0001000-； 0000011/ 1000110*; 0100001: oooono-i mniriexd case;exd pr0c1ss;

8、do fvx;(2) 原理图(multisim和quartusii中绘制的原理图):(3) 波形图:ul.0.1a 0a 01111 jnlnurr m n ni i i i r i l-nlhlj-lnlnln2a 0：1i.1:1jn 二厂ja33a 01-1丄 11r:l.0a 0r i n_r-i-i n i ln irrni51k 0rli1m 1 tlrmr-lttirnl_j052a 0j rl nl n r'"in im5.33a。ni nu-1 nin_lnn5.4】a 0i n i-lj-irin15.5)a 01 1lj-tlt 1iinn<>

9、;106a 1l_lj i lju ； lui in nlju3、(要求三)(1) vhdl语言描述:1234678910111213141516171819202122232425li3rary ieee;use ieeestd_logic_1164.all;use ieeestd【logicunstgned.all： entity exa3_15_counter ishport(elk,rst:in stdlogic;dout: out stdlogicvector(3 downto 0); cout:out std_l0gic)7end exa3 15 counter;architect

10、ure fwm of exa3_15_counter is signal qi:std_logic_vector(3 downto 0)；hbegin"process(cljcrrst) 3eginif rst « 'o' then ql<=(others=>'0 *);cout<= * 0； elsif elk'event and cdc-'l* thenqk-ql+l；cout<-'o'if qi >= n1110n then ql<=(others=>，0);cout&l

11、t;1； end if;end if;end process;dout<-q1；|end fwm;de(2)原理图(multisim和quartusii中绘制的原理图):(3) 波形图:4、(要求四)(1) vhdl语言描述:lisrart iltt;zst ittr.std logic 1164.all;4 a dttity 皿心0«丄 10divider is5 o port zh: nr stdzlwiciecik.otrt.ihcocrr std.logicj7 elk os lcht:on std logic);8 £xd c*a3 5cs 1 10 div

12、ider«99 o archmcitre fv» of exa3_50«_l_10_dividex is10 cc«5tajrr a:i)tttgol:*<soooooo;11 cokstmtt al 0: ixttcul: >2500000;3igxal tap:std_logic;sigkxl o>10:std_d0gic;o bcgdto ?roct3s(clk,tmp)vxmable cout:ixttgtt:»0;variable coutl0:icttger:«0;be6ixqif clkt-txt xx

13、d elk®*!* ttoxcout:*cou*l;oir cout<»b thdf taaikio"atlsir cout<aa2 tjzx tasp<=t"a&i3e cautzo;eyd ir； coutlo: *coutl0*ljair eoutl0<>b10 thex tapiwo口oilsit eou10<m10a2 tsx hplxt，ozlsz coaelo:/exd ir；exd ir；£xd process;clk©utclkoulcht<«t»

14、plo/ dfd(2)原理图(multisim和quartusii中绘制的原理图)：5、(要求五)(1) vhdl语言描述:1lzbrary ittl；zsl im. std_logic_114. mx;44ottity exa： s0> 1 10 divider issopcrt(clk：n stddogic;eelk_pur_lht:0(7t std_l0gic;7dk oat lohizoctt std logic);bacd exa 331 ojdivide x i910oarcsittcrai fvx of gjsox丄 10vider is11comstmfr x：ixtxg

15、&:<2500c000712ccwtaxt b10:ixttgsl:«<5coooo:13sxgxxl np：ytd-l0gig14sisxxl xxplo:std.locic;isab£gix1aprocess (elk, imp)17liable cou:drtec«:»0;ievamabxz cc«io：nrrt«a：»o；19bkgxx2021oir dkt.w amd clk«flf them 23qifthex tanp<=0r24qilsir uob5皤 thex rxp&l

16、t;=,ltj2sokus cou：*0;2627ekd m20corlo: coulol;29ait cacrlg<«*10 thzx anplwo:30atlsir courl6oloa2 tjzx anplw31onst courioxo；3233nro it：34exd ifjasqtd pr0cx33/cl k_out_l hkrwp;37dk_out_lcht<-t3nplo;38exd12345678910111213141516171819202122232425library ieee；use ieeestd_l0gtc_1164.all;use iee

17、estdlogtc【unstgned.all; entity exa3_15_counter ish port(clkrrst:in stdlogic;dout： out stdlogicvector(3 downto 0);cout:out std_l0gic)7end exa3_15_counter;harchitecture fwm of exa3_15_counter issignal qi:stdlogicvector(3 downto 0);hbegin一 h process(clkrrst)beginsif rst = 'o' then ql<=(other

18、s=>out<0；helsif elk'event and clk='l thenqk-ql+l；cout<-'o'hif qi >- n1110r then ql<-(others->'0);cout<-'1end if;end if;end process;dout<«q1;end fwm;1 lis5uay itte;2 zst im.std_logic.11 4.all;33 a drrrry cx>3_b421bcd_f is4 o pc«t(data-in:&#

19、187; yrozlogicj-tctoro dowto 0)jdi>_<mr:0?t std.logicjitctor(c dowto 0)j"m exa3_b421bcd_f;e9 jachrrectrri s or exa： sulbcd f is10a bcgix11a proctssgs-s)12btcnr13ocase data.in is14a 015511e174216219wzx-0000-«>di>-out<»-1000000-j20xjzx-0001-»>dis.out<«-xni

20、001w;<1a w!zx-0010->di3_ouvc-0100100-jxjzib 0011 3>di3_out<s 0110000 ;22xhtx-0100-«>dia_ouvc«-c011001*j24wzx-0101*«>di>_ouvc»-0010010-a25wk»-：110-»>di>_out<»-0000010wjwhex-0111-8>di>_ou<»-ini000-j27wjzx-iooos.ous-ooooooo-j26w!2x-1001-»>di32out<«-0010000-j29w!sx-1010-«>di3_out<«-0001000-|30xken-1011-«xii3_ouvc«-0000011-j31wjzn-1100->dis_out<=w1000110*;32w