VHDL之一位全减器

1、精品文档一位全减器实验实验目的： 1. 首先设计一位半减器，然后设计出半减器，diff是输出差， s_out是借位输出， sub_in 是借位输入。半减器的实验程序为：library ieee;entity h_suber isport (x,y : in std_logic;diff,s_out : out std_logic);end h_suber ;architecture hdlarch of h_suber isbeginprocess(x,y)begindiff <= x xor y;s_out <= (not x) and y;end process;end hdl

2、arch;2以 1 位全减器为基本硬件，构成串行借位的8 位减法器，要求用例化语句来完成此项设计 ( 减法运算是x y - sun_in = diffr)。以一位半减器为实体，生成器件，连接如下图的电路，使之构成以为全减器实验仿真波形：。1欢迎下载精品文档。2欢迎下载精品文档四位全减器实验1. 实验原理：（1）利用前面设计的全减器（一位全减器）生成元件；（ 2）建立新的原理图，完成 4 位全减器的设计；（ 3）进行波形仿真验证 ；2. 实验仿真波形图：。3欢迎下载精品文档7 段数码显示译码器设计1、实验目的：学习 7 段数码显示译码器设计、多层次设计方法、和总线数据输入方式的仿真，并进行电路板

3、下载验证。2、实验原理： 7 段数码是纯组合电路，通常的小规模专用IC ，如 74 或 4000 系列的器件只能作十进制BCD码译码， 然而数字系统中的数据处理和运算都是2 进制的， 所以输出表达都是 16 进制的，为了满足16 进制数的译码显示， 最方便的方法就是利用VHDL译码程序在FPGA或 CPLD中实现。本项实验很容易实现这一目的。例2 作为 7 段 BCD码译码器的设计，输出信号 LED7S的 7 位分别接如实验图2 数码管的7 个段，高位在左，低位在右。例如当LED7S输出为 "1101101"时，数码管的7 个段： g、f 、e、d、c、b、a 分别接 1、

4、1、0、1、1、0、1，接有高电平的段发亮，于是数码管显示“5”。3、实验内容： 说明例 2 中各语句的含义，以及该例的整体功能。在QUARTUSII上对以下该例进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形（提示：用输入总线的方式给出输入信号仿真数据） 。试验程序 ：LIBRARY IEEE ;ENTITY DecL7S ISPORT ( A: IN STD_LOGIC_VECTOR(3 DOWNTO 0) ;LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ;END ;ARCHITECTURE one OF DecL7S ISBEGINP

5、ROCESS( A )BEGINCASE A(3 DOWNTO 0) ISWHEN "0000" => LED7S <= "0111111" ; - X“3F”0WHEN "0001" => LED7S <= "0000110" ; - X“06”1WHEN "0010" => LED7S <= "1011011" ; - X“5B”2WHEN "0011" => LED7S <= "1001111

6、" ; - X“4F”3WHEN "0100" => LED7S <= "1100110" ; - X“66”4WHEN "0101" => LED7S <= "1101101" ; - X“6D”5WHEN "0110" => LED7S <= "1111101" ; - X“7D”6WHEN "0111" => LED7S <= "0000111" ; - X“07”7WHE

7、N "1000" => LED7S <= "1111111" ; - X“7F”8WHEN "1001" => LED7S <= "1101111" ; - X“6F”9WHEN "1010" => LED7S <= "1110111" ; - X“77”10WHEN "1011" => LED7S <= "1111100" ; - X“7C”11WHEN "1100" => LED7S <= "0111001" ; - X“39”12WHEN "1101" => LED7S <= "1011110" ; - X“5E”13WHEN "1110" => LED7S <= "1111001" ; - X“79”14WHEN "1111" => LED7S <= "1110001" ; - X“71”15WHEN OTHERS => N