数字逻辑第3章-组合逻辑电路

1、第第3章章 组合逻辑电路组合逻辑电路3.1 逻辑门电路逻辑门电路3.2 逻辑函数的实现逻辑函数的实现：1.定义：任何时刻电路的稳定输出仅与当前的输入定义：任何时刻电路的稳定输出仅与当前的输入 值有关而与电路过去的输入无关值有关而与电路过去的输入无关。 组合逻辑电路 X1 X2 Xn F1 F2 Fm 输 入 输 出 ),( ),(),(2121212111nmmnnXXXfFXXXfFXXXfF XfF 特点特点电路由逻辑门组成，无记忆功能电路无反馈回路3.3.1简单逻辑门电路1 二极管与门二极管与门CCVBAA/v B/v Y/v 0 0 0.7 0 3 0.7 3 0 0.7 3 3 3&

2、amp;YBA一、基本逻辑门1)与门F&BABAFABF0000101001113.1 逻辑门电路逻辑门电路2 二极管或门二极管或门A/v B/v Y/v 0 0 0 0 3 2.3 3 0 2.3 3 3 2.31YBARYBA2 二极管或门二极管或门A/v B/v Y/v 0 0 0 0 3 2.3 3 0 2.3 3 3 2.31YBARYBA3 三极管非门三极管非门BRCRCEViVEiCiBiCCV当输入为低电平时，三极管处于截止状态。iCEV=VCCCEV=V当输入为高电平时，三极管处于饱和状态。CESCEV=V三极管开关等效电路三极管开关等效电路CESCEV=Vbsbii

3、bicieiCCVCRBRCCCEV=V0=ibiVBEC电路电路共发射极“关态”等效共发射极“关态”等效CCVCRbRBEC电路电路共发射极“开态”等效共发射极“开态”等效2)或门F1BABAFABF0000111011113)非门F1AAF AF0110二、复合逻辑门1)与非门逻辑符号:F&BAA BF 0 0 0 1 1 0 1 11110真值表:2)或非门逻辑符号:F1BAA BF 0 0 0 1 1 0 1 11000真值表:3)与或非门逻辑符号: & 1FABC DCDABF4)异或门BAFA BF 0 0 0 1 1 0 1 10110BABABAFF=1ABAA

4、 0AA 10 AA1 AA5)同或门A BF 0 0 0 1 1 0 1 11001ABBABAFF=1ABF=A BBA 3.2 逻辑函数的逻辑门实现BAF)2AF ) 1AA1 AF&AF&A 1 BAF&BA&一、逻辑函数的与非门实现逻辑函数的与非门实现BAF)3BABABA11F&CBABF)4CBABCBAB &BA&CBF&逻辑函数的与非门实现与非门多余输入端的处理方法(a) 接电源; (b) 通过R接电源; （c） 与使用输入端并联&UI UCCUO&UI UCCUO&UIUO(a)(b)(

5、c)R逻辑函数的与非门实现二、逻辑函数的或非门实现BAF)2AF ) 10 AF1A 0 BABAF1BA1BAF)3BABA11F1)()4CBBAFCBBA)()(CBBA1BA1CBF1逻辑函数的或非门实现或非门多余输入端的处理方法(a) 接地; (b) 通过R接地; （c） 与使用输入端并联1UI UCCUOUIUO1UI UCCUO(a)(b)(c)1R 或非门多余输入端的三种处理方法:三、逻辑函数的与或非门实现AF ) 1AAAAAF & 1BAF)20BABAF)3BBAABA & 1FAB1 & 1FAB1逻辑函数的与或非门实现B & 1FAB1

6、CCBABCBABF)4 逻辑函数的与或非门实现CBACBACBAF)()(=1ABCF=1F=1ACB四、逻辑函数的异或门实现DCBAF=1AB=1CDF=1逻辑函数的异或门实现3.两种特殊的逻辑门1.集电极开路逻辑门输出端可以线与。FBA& 1. 集电极开路门（集电极开路门（OC门）门） 在实际使用中，可直接将几个逻辑门的输出端相连，这种输出直接相连，实现输出与功能的方式称为线与。图9所示为实现线与功能的电路。即 Y=Y1Y2 但是普通TTL与非门的输出端是不允许直接相连的， 因为当一个门的输出为高电平（Y1），另一个为低电平（Y2）时， 将有一个很大的电流从UCC经Y1到Y2，到

7、导通门的T5管，如图10所示。图9 与非门的线与连接图图 10TTL与非门直接线与的情况&ABCY&DY1Y2 UCCUCCR5T2T3T4T5T5R5Y1Y2UOLT4图 11OC门电路 OC(Open Collector)门， 其电路及符号如图11所示。T1T2 UCCR1T5 UCCR2R3YABC&ABCYRL(a)(b) 图 12OC门线与逻辑 T5的集电极是断开的，必须经外接电阻RL接通电源后，电路才能实现与非逻辑及线与功能。 图12是实现线与逻辑的OC门， 其逻辑表达式为EFCDABY&RLBACDEFY UCC图 13 RL的选取 外接电阻RL的

8、选取。 假设有n个OC门接成线与的形式，其输出负载为m个TTL与非门，如图13所示。 &111 UCCRLIOHIIHLRIIIHIIHIOHIOH12m&111 UCCRLIOLIISLRIIISIIS12m UCC3.6 V(a)(b) 当所有OC门都为截止状态时，输出电压UO为高电平，为保证输出的高电平不低于规定值，RL不能太大。RL的最大值为式中, n为OC门并联的个数，m为并联负载门的个数，IOH为OC门输出管截止时的漏电流，IIH为负载门输入端为高电平时的输入漏电流。 IHOHOHCCLmInIUURminmax 式中, ILmax是导通OC门所允许的最大漏电流，I

9、IS为负载门的输入短路电流。 综合以上两种情况，RL的选取应满足： RLminRLRLmax为了减少负载电流的影响，RL值应选接近RLmin的值。2.三态逻辑门EN ABF0高阻态1001101111011110FEN&ABFENAB&三态门电路、 符号 三态门（TSL门） 三态门，是指逻辑门的输出除有高、低电平两种状态外，还有第三种状态高阻状态（或称禁止状态）的门电路，简称TSL(Tristate Logic)门。电路如图所示。T1T2R1 UCCR2R3YEABT5T4T3R5R4DABEY(b)ABY(c)(a)E&EN&EN E为控制端或称使能端。 当E

10、1时，二极管D截止，TSL门与TTL门功能一样： 当E0时，T1处于正向工作状态，促使T2、T5截止， 同时, 通过二极管D使T3基极电位钳制在V左右，致使T4也截止。这样T4、T5都截止，输出端呈现高阻状态。 TSL门中控制端E除高电平有效外，还有为低电平有效 的，这时的电路符号如图(c)所示。 BAY1ENAEN&2ENBEN&3ENCEN&总线单向总线1ENiDEN&ODEN&双向总线总线&CSR/WI/ODD片选和读写控制电路片选和读写控制电路读读/写与刷新操作的写与刷新操作的CAS转换电路转换电路&1&读读/写写控制控制

11、CAS刷新刷新延时延时CAS组合电路的分析步骤大致如下: 根据给定的逻辑电路图，写出各输出端的 逻辑表达式； 对各逻辑表达式进行化简与变换 列出真值表 4. 逻辑功能的评述 在分析的过程中，完成第二步即通过对输出表达式的化简与变换，若逻辑功能已明朗，则可通过表达式进行逻辑功能的评述；一般情况下，必须分析真值表中输出和输入之间取值关系，才能准确判断电路的逻辑功能。 3.3 组合逻辑电路的分析组合逻辑电路的分析逻逻辑辑电电路路图图功功能能真真值值表表逻逻辑辑表表达达式式基基本本形形式式与与或或,或或与与转换转换逐级电平分析法逐级电平分析法逐级逻辑分析法逐级逻辑分析法ABCY&二二、 分析举

12、例分析举例逻辑图逻辑图逻辑表逻辑表达式达式 1 1 最简与或最简与或表达式表达式化简 2 ABY 1BCY 2CAY 31Y2Y3YY 2 CABCABY从输入到输出逐级写出ACBCABYYYY 321最简与或最简与或表达式表达式 3 真值表真值表CABCABY 3 4 电路的逻电路的逻辑功能辑功能当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。 4 Y31111ABCYY1Y21逻辑图逻辑图逻辑表逻辑表达式达式BABBABBACBAY最简与或最简与或表达式表达式真值表真值表A B CY0 0 0

13、0 0 10 1 00 1 11 0 01 0 11 1 01 1 111111100ABCY&用与非门实现用与非门实现电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。电路的逻辑功能电路的逻辑功能ABBAY如图所示的输入输出都是8421BCD码,试列出该电路的真值表,并说明其功能。1=11B8B4B2B1A8A4A2A1解：得表达式：0 0 0 01 0 0 10 1 0 10 1 0 00 0 0 11 0 0 00 1 1 00 0 1 10 0 1 00 1 1

14、 10 1 1 10 0 1 00 0 1 10 1 1 01 0 0 00 0 0 10 1 0 00 1 0 11 0 0 10 0 0 0A8A4A2A1B8B4B2B1A8A4A2A1B8B4B2B1作真值表:2482488BBBBBBA244BBA22BA 11BA 对的补数逻逻辑辑电电路路图图功功能能真真值值表表可可实实现现形形式式基基本本形形式式与与或或,或或与与转换转换最最小小项项表表达达式式化简化简(与非、或非与非、或非)3.4 3.4 组合逻辑电路设计组合逻辑电路设计 一、设计步骤设计步骤1逻辑抽象，建立真值表2由真值表写出逻辑函数表达式3对逻辑表达式进行化简和变换5画出逻

15、辑图4对逻辑表达式进行化简和变换真值表真值表电路功电路功能描述能描述：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。A BY0 00 11 01 10110 1 穷举法 1 2 逻辑表达式逻辑表达式或卡诺图或卡诺图最简与或最简与或表达式表达式化简 3 2 BABAY已为最简与或表达式 4 逻辑变换逻辑变换 5 逻辑电路图逻辑电路图ABY&

16、amp;ABY=1用与非门实现BABAYBAY用异或门实现真值表真值表电路功电路功能描述能描述：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。 1 穷举法 1 A B CYA B CY0 0 00 0 10 1 00 1 100001 0 01 0 11 1 01 1 10111 2 ABCCABCBAmmmY765 2 逻辑表达式逻辑表达式

17、ABC0001111001ABACY& 3 卡诺图卡诺图最简与或最简与或表达式表达式化简 4 5 逻辑变换逻辑变换 6 逻辑电逻辑电路图路图 3 化简 4 111Y= AB +AC 5 ACABY 6 1、用与非门设计一个三变量多数表决电路、用与非门设计一个三变量多数表决电路2、设计三变量判奇电路、设计三变量判奇电路 3、设计一位十进制数、设计一位十进制数8421BCD码四舍五入电路码四舍五入电路 4、设计一位二进制数半加器、设计一位二进制数半加器 5、设计一位二进制数全加器、设计一位二进制数全加器 6、用与非门和异或门设计一位二进制数全加器、用与非门和异或门设计一位二进制数全加器 7

18、、某校举办文艺晚会、某校举办文艺晚会,要求男生持红票入场要求男生持红票入场,女生女生 持黄票入场持黄票入场,试设计该验票电路。试设计该验票电路。1、用与非门设计一个三变量多数表决电路、用与非门设计一个三变量多数表决电路解解:设三个变量为设三个变量为A、B、C真值表真值表:A B CF0 0 000 0 100 1 000 1 111 0 001 0 111 1 011 1 11卡诺图:CABCABF表达式:CABCAB AB C 00 01 11 10 0 0 01 0 1 01 1 1 电路图电路图:ABCY&2、设计三变量判奇电路、设计三变量判奇电路 解解:设三个变量为设三个变量为

19、A、B、C真值表真值表:A B CF0 0 000 0 110 1 010 1 101 0 011 0 101 1 001 1 11CBAF表达式: AB C 00 01 11 10 0 0 1 0 1 1 1 0 1 0 卡诺图:=1=1BCF逻辑图:A设计四位二进制信息的偶校验位发生器设计四位二进制信息的偶校验位发生器DCBAP解:逻辑图:=1=1BCA=1设计四位二进制信息的偶校验位检测器设计四位二进制信息的偶校验位检测器PDCBAF解:逻辑图:=1=1BCA=1=13、某校举办文艺晚会、某校举办文艺晚会,要求男生持红票入场要求男生持红票入场,女生持黄票入场女生持黄票入场,试设计试设计

20、该验票电路。该验票电路。解解:性别用变量性别用变量A表示表示 0男生男生 1女生女生 红票用变量红票用变量B表示表示 0无票无票 1有票有票黄票用变量黄票用变量C表示表示 0无票无票 1有票有票得真值表得真值表:A B CF0 0 000 0 100 1 010 1 111 0 001 0 111 1 001 1 11 AB C 00 01 11 10 0 0 1 0 0 1 0 1 1 1 ACBAF&1ABACF逻辑图:表达式:卡诺图:三、组合逻辑电路设计时的几个实际问题1、包含无关最小项的组合逻辑电路的设计)无关最小项：逻辑函数的有些取值组合不可能出现，或在某些取值组合下，逻辑函

21、数的值是0或1对电路的功能无影响，则这些取值组合对应的最小项称为无关最小项。2)对无关最小项的处理：在无关最小项对应的取值组合下，逻辑函数的值是0或1对电路的功能无影响，可看成任意值，具体视电路最简而定。 在无关最小项对应的取值组合下，逻辑函数的值可取任意，记为d。设计一个组合逻辑电路设计一个组合逻辑电路, ,用于判别以余用于判别以余3 3码表示的码表示的一位十进制数是否为合数。一位十进制数是否为合数。如：d1 1 1 110 1 1 1d1 1 1 000 1 1 0d1 1 0 100 1 0 111 1 0 000 1 0 011 0 1 100 0 1 101 0 1 0d0 0 1

22、011 0 0 1d0 0 0 101 0 0 0d0 0 0 0FA B C D FA B C D)15,14,13, 2 , 1 , 0()12,11, 9 , 7(),(dmDCBAF 0 0 1 0 1ABCD0001111000011110BCDADABF101dddddd00BCDADAB&ABCDF用与非们设计一位十进制数8421BCD码四舍五入电路d1 1 1 110 1 1 1d1 1 1 010 1 1 0d1 1 0 110 1 0 1d1 1 0 000 1 0 0d1 0 1 100 0 1 1d1 0 1 000 0 1 011 0 0 100 0 0 11

23、1 0 0 000 0 0 0FA B C D FA B C D)15,14,13,12,11,10()9 , 8 , 7 , 6 , 5(),(dmDCBAF d 1 1 1 dABCD0001111000011110BDBCAF10dddd00010BDBCA&BCDFBA2、多数出函数的组合逻辑电路设计 多数出函数的组合逻辑电路设计时，需找到各多数出函数的组合逻辑电路设计时，需找到各输出函数的公用项，以实现各输出逻辑函数的输出函数的公用项，以实现各输出逻辑函数的逻辑门共享，从而使逻辑电路总体最简。逻辑门共享，从而使逻辑电路总体最简。例1：用逻辑门实现) 7 , 6 , 2 (),

24、() 7 , 3 , 1 (),(21mCBAFmCBAF AB C 00 01 11 10 0 0 000 1 1 1 10 AB C 00 01 11 10 0 0 1 0 0 1 0 1 1 0 ABCCAF1ABCBAF2例：今有四台设备，每台设备用电均为例：今有四台设备，每台设备用电均为10KW，若，若此四台设备由此四台设备由F1、F2两台发电机供电，其中两台发电机供电，其中F1功功率为率为10KW，F2功率为功率为20KW，而四台设备的工作，而四台设备的工作情况是：四台设备不可能同时工作，但可能其中任情况是：四台设备不可能同时工作，但可能其中任意一至三台工作，且至少有一台工作，试设

25、计一个意一至三台工作，且至少有一台工作，试设计一个供电控制电路，以达到节电的目的。供电控制电路，以达到节电的目的。 0 1 0 1 1 d 1 0 0 1 0 1 1 0 1 dABCD0001111000011110 1 1 1 0 1 d 1 1 1 1 1 0 0 1 0 dABCD0001111000011110F1F2解：以四台设备的工作状态为变量，发电机的状态为函数 0 1 0 1 1 d 1 0 0 1 0 1 1 0 1 dABCD0001111000011110 1 1 1 0 1 d 1 1 1 1 1 0 0 1 0 dABCD0001111000011110F1F2DC

26、BAF1BDBCADACCDABF2 0 1 0 1 1 d 1 0 0 1 0 1 1 0 1 dABCD0001111000011110 1 1 1 0 1 d 1 1 1 1 1 0 0 1 0 dABCD0001111000011110F1F2DCBAF1CDABDCBAF2算术运算电路算术运算电路1 )半加器 半加器是只考虑两个加数本身， 而不考虑来自低位进位的逻辑电路。 设计一位二进制半加器, 输入变量有两个，分别为加数A和被加数B; 输出也有两个，分别为和数S和进位C。 列真值表如表所示。半加器的真值表半加器的真值表 A B S C 0 0 0 1 1 0 1 1 0 0 1 0

27、 1 0 0 1 由真值表写逻辑表达式： S= C=AB 画出逻辑图如图所示，BABA (a) 逻辑图； (b) 逻辑符号&1ABSCCOABSC(a)(b)2)全加器全加器 全加器是完成两个二进制数Ai和Bi及相邻低位的进位Ci-1相加的逻辑电路。设计一个全加器，其中，i 和i分别是被加数和加数，i-1为相邻低位的进位，i为本位的和，i为本位的进位。全加器的真值表如表所示。全加器的真值表全加器的真值表 输 入 输 出 Ai Bi Ci-1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0

28、 0 1 0 1 1 1 由真值表写出逻辑表达式111iiiiiiiiiiCBACBACBAs1iiiCBA111)(iiiiiiiiiCBACBACBA1111iiiiiiiiiiiiiCBACBACBACBAC11iiiiiiCACBBAAiiiii用与非门和异或门实现的全加器方案之一用与非门和异或门实现的全加器方案之一逻辑电路图=1iAiB1iCiSiC3P=11P2P. . 逻辑符号CO?CIiAiB1iCiSiC用与非门和异或门实现的全加器方案之二用与非门和异或门实现的全加器方案之二=11iAiB1 iCiSiC=11全加器 （a） 逻辑图; （b） 逻辑符号全加器的逻辑图和逻辑符号

29、。在下图的逻辑符号中，CI是进位输入端，CO是进位输出端。& 1& 1111CiSiAiBiCi1CICOAiBiCi1SiCi(a)(b)四位串行进位加法器3)多位加法器多位加法器 多位数相加时，要考虑进位, 进位的方式有串行进位和超前进位两种。可以采用全加器并行相加串行进位的方式来完成，下图是一个四位串行进位加法器。CICOS0A0B0C0C1CICOS1A1B1C1CICOS2A2B2C2CICOS3A3B3C3BABAFABAABBF解：1)输入不提供反变量的情况下,用与非门实现函数3、输入不提供反变量的情况下,用与非门实现函数ABAABB&ABFDACCBAC

30、BBADCBAF),(DACCBACBBADCBAF),(解：DACBACCAB)(2)输入不提供反变量的情况下,用与非门实现函数BDACACBBDACACB&ACBDBACFBDACACBF3)输入不提供反变量的情况下,用与非门实现函数CABCABACBAF),(BCACBACBAF)(),(解：ABCBCABCABCABCAABCBCABCA&BACFCDBDBDBCBDCAF&BDFC1&BCCDA1、半加器、半加器半加器和全加器半加器和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。半加器真值表Ai BiSi Ci0 00 11 0

31、1 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符号半加器电路图加数本位的和向高位的进位2、全加器、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 AiBiCi-1000111100010111010 Si的卡诺图 AiBiCi-1000111100001010111 Ci的卡诺图17421

32、iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。iiiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBABAmmC111153)()(全加器的逻辑图和逻辑符号全加器的逻辑图和逻辑符号=1&AiBiCi-1SiCi (a) 逻辑图 (c) 国标符号AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符号CI CO&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBA

33、CBACBCBACBCBACBACBACBACBAmmmmS实现多位二进制数相加的电路称为加法器。1、串行进位加法器、串行进位加法器7.1.1 二进制并行加法器二进制并行加法器：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：进位信号是由低位向高位逐级传递的，速度不高。 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS2

34、83 引脚图 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CMOS加法器 4008 引脚图A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0 B3B0 S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-1加法器的级连加法器的级连集成二进制集成二进制4位位

35、超前进位加法器超前进位加法器芯片芯片3 加法器的应用举例加法器的应用举例1、8421 BCD码转换为余码转换为余3码码 BCD 码 0 0 1 1余 3 码 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0=1=1=1=1被加数/被减数加数/减数加减控制BCD码码+0011=余余3码码2、二进制并行加法、二进制并行加法/减法器减法器C0-10时，时，B 0=B，电路，电路执行执行A+B运算；当运算；当C0-11时，时，B 1=B，电路执行，电路执行AB=A+B运算。运算。二

36、二-十进制加法器十进制加法器C&进位输出被加数加数“0”1&8421 BCD 输出 S3 S2 S1 S0C3 4 位二进制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 4 位二进制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0进位输入13233SSSSCC修正条件修正条件加加6调整调整译码器和编码器译码器和编码器译译码码器器编编码码器器把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。1 二进制译码器二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态

37、，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。译码器就是把一种代码转换为另一种代码的电路。译码器就是把一种代码转换为另一种代码的电路。 3位二进制译码器位二进制译码器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0

38、0 0 0 0 0 1真值表真值表输输入入：3位二进制代码位二进制代码输输出出：8个互斥的信号个互斥的信号01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0逻辑表达式逻辑表达式逻辑图逻辑图电路特点电路特点：与门组成的阵列：与门组成的阵列3 线-8 线译码器集成二进制译码器集成二进制译码器74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y

39、6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引脚排列图(b) 逻辑功能示意图A2、A1、A0为二进制译码输入端， 为译码输出端（低电平有效），G1、 、为选通控制端。当G11、 时，译码器处于工作状态；当G10、时，译码器处于禁止状态。07YYAG2BG2022BAGG122BAGG真值表真值表输 入使 能选 择输 出G1 2GA2 A1 A001234567 YYYYYYYY 1 0 1 01

40、01 01 01 01 01 01 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1输输入入：自然二进制码：自然二进制码输输出出：低电平有效：低电平有效BAGGG222如上真值表可知如上真值表可知:输出是低电平有效输出是低电平有效,各输各输出端的表达式如下出端的表达

41、式如下:70127mAAAY00120mAAAY10121mAAAY用与非与非组成的3线/8线译码器74LS1380Y1Y2Y3Y4Y5Y6Y7Y11111110G1G2G3G4G5G6G7GSSG1EE2AE2B0A1A2A（a）74LS138的电路（b）简化符号74LS138译码器0Y1Y2Y3Y4Y5Y6Y7YE1E2AE2B0A1A2AA074LS138A1A20Y3Y2Y1Y4Y5Y6Y7YAG2BG21GY0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12 Y13 Y14 Y15使能译码输出 A0A1A2 A3 “1”译码输入 A0A1A2 STA ST

42、B STC低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 STA STB STC 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y774LS138的级联的级联4 线-16 线译码器例例7.5 用用3-8线译码器线译码器74138和适当的与非门实现全减器和适当的与非门实现全减器全减器真值表全减器真值表A B G Di Gi 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1742174217421mmmmmmmmmmmmDi732173217321mmmmmmmm

43、mmmmGiA074LS138Y0A1A2E2AE1E2BY1Y2Y3Y4Y5Y6Y7&D Di i& GiABC 1007321mmmmGi7421mmmmDi二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。2、8421 码译码器码译码器把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1Y00 0

44、 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表真值表 （高电平有效）（高电平有效）0123901238012370123601

45、2350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&逻辑表达式逻辑表达式逻辑图逻辑图A3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y90 0 0 0 0 1 1 1 1 1 1 1 1 10 0 0 1 1 0 1 1 1 1 1 1 1 10 0 1 0 1 1 0 1 1 1 1 1 1 10 0 1 1 1 1 1 0 1 1 1 1 1 1

46、 0 1 0 0 1 1 1 1 0 1 1 1 1 10 1 0 1 1 1 1 1 1 0 1 1 1 10 1 1 0 1 1 1 1 1 1 0 1 1 10 1 1 1 1 1 1 1 1 1 1 0 1 11 0 0 0 1 1 1 1 1 1 1 1 0 11 0 0 1 1 1 1 1 1 1 1 1 1 0 D全全1真值表（低电平有效）真值表（低电平有效）4-BCD to 10 Decimal dec Fic集成集成8421 BCD码译码器码译码器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A

47、3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引脚排列图(b) 逻辑功能示意图输 出 为 反 变 量 ， 即 为 低 电 平 有 效 ， 并 且 采 用 完 全 译 码 方 案 。2、编码器、编码器二二-十进制编码器（十进制编码器（BCD码编码器）码编码器）优先编码器优先编码器 人们为解决实践上遇到的各种逻辑问题，设计了许多逻辑电路。然而，我们发现，其中有些逻辑电路经常、大量出现在各种数字系

48、统当中。为了方便使用，各厂家已经把这些逻辑电路制造成中规模集成的组合逻辑电路产品。比较常用的有编码器、译码器、数据选择器、加法器和数值比较器等等。下面分别进行介绍。 生活中常用十进制数及文字、符号等表示事物。编码器编码器数字电路只能以二进制信号工作。用二进制代码表示文字、符号或者数码等特定对象的过程，称为编码。实现编码的逻辑电路，称为编码器。编码器译码器对M个信号编码时，应如何确定位数N？ N位二进制代码可以表示多少多少个信号？ 例：对101键盘编码时，采用几几位二进制代码？编码原则：N位二进制代码可以表示2N个信号，则对M个信号编码时，应由2N M来确定位数N。例：对101键盘编码时，采用了

49、7位二进制代码ASC码。27128101。目前经常使用的编码器有普通编码器和优先编码器两种。 定义：任何时刻只允许输入一个有效编码请求信号，否则输出将发生混乱。 举例：以一个三位二进制普通编码器为例，说明普通编码器的工作原理。 图3-4 普通编码器的方框图输入：八个信号（对象）I0I7 （二值量）八个病房呼叫请求输出：三位二进制代码Y2Y1Y0称八线三线编码器对病房编码 I0 I1 I2 I3 I4 I5 I6 I7Y2Y1Y0 表3-4 编码器输入输出的对应关系设输入信号为1表示对该输入进行编码。任何时刻只允许输入一个编码请求表达式、电路图？其它输入取值组合不允许出现，为无关项。3位二进制编

50、码器的真值表I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111输入输出得逻辑表达式：76542IIIIY76321IIIIY75310IIIIY(利用约束项化简) 1 1 1Y2Y1Y0I1I2I3I4I5I6I7 在优先编码器中，允许同时输入两个以上的有效编码请求信号。当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。优先级别的高低由设计者根据输入信号的轻重缓急情况而定。如根据病情而设定优先权。表3-5 74LS1

51、48电路的功能表例：八线三线优先编码器74LS148 74LS148的逻辑功能描述： (1) 编码输入端：逻辑符号输入端 上面均有“”号，这表示编码输入低电平有效。I0I7低电平有效允许编码，但无有效编码请求优先权最高(2) 编码输出端 ：从功能表可以看出，74LS148编码器的编码输出是反码。Y2、Y1、Y0 （3） 选通输入端：只有在 = 0时，编码器才处于工作状态；而在 = 1时，编码器处于禁止状态，所有输出端均被封锁为高电平。SS禁止状态工作状态允许编码，但无有效编码请求正在优先编码（4）选通输出端YS和扩展输出端YEX：为扩展编码器功能而设置。图3-5 74LS148的逻辑符号 以上

52、通过对74LS148编码器逻辑功能的分析，介绍了通过MSI器件逻辑功能表了解集成器件功能的方法。要求初步具备查阅器件手册的能力。不要求背74LS148的功能表。图3-6 用74LS148接成的16线4线优先编码器 优先权最高(2)片无有效编码请求时才允许(1)片编码编码输出的最高位编码输出为原码仿真仿真 集成集成3位二进制优先编码器位二进制优先编码器VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I

53、4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a) 引脚排列图(b) 逻辑功能示意图ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。 YEX 0表示是编码输出； YEX 1表示不是编码输出。集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148输 入输 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1

54、 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输输入入：逻辑：逻辑0(0(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y

55、1 Y2 YEXYS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先编码器优先级别从015 II递降例例7.7数据选择器（数据分配器）数据选择器（数据分配器）在数字系统中，经常需要在多个通道的信号中指定某个通道的信号传送到公共数据总线上，完成这一功能的逻辑电路称为数据选择器，其框图和等效电路如下图所示。 数据选择器数据选择器典型芯片典型芯片MUX7

56、4153（双（双4路）路）MUX74152（8路，无使能控制）路，无使能控制）MUX74151 （8路）路）MUX74150（16路）路）数据选择器数据选择器一、功能与电路一、功能与电路 数据选择器数据选择器(Multiplexer,(Multiplexer,简称简称MUX)MUX)又称又称“多路开关多路开关”或或“多多路调制器路调制器”, ,它的功能是它的功能是在选择输入在选择输入( (又称又称“地址地址输入输入”) )信号的作用下信号的作用下, ,从从多个数据输入通道中选择多个数据输入通道中选择某一通道的数据某一通道的数据( (数字信数字信息息) )传输至输出端传输至输出端. .地地 址址

57、 输输 入入A1 A0A1 A0使能控制使能控制输出输出Y YX XX X0 00 00 10 11 0 1 0 1 11 11 10 00 00 00 00 0D0D0D1D1D2D2D3D3ST4 4选选1 1数据选择器图数据选择器图4 4选选1 1数据选择器真值表数据选择器真值表 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND集成双集成双4选选1数据选择器数据选择器74LS153输 入输 出 S D A1 A0 Y1 0 D0 0 0

58、0 D1 0 10 D2 1 00 D3 1 1 0 D0 D1 D2 D3选通控制端选通控制端S为低电平有效，即为低电平有效，即S=0时芯片被选中，时芯片被选中，处于工作状态；处于工作状态；S=1时芯片被禁止，时芯片被禁止，Y0。4选选1数据选择器数据选择器输 入 D A1 A0输 出 YD0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D2 D330013012011010iiimDAADAADAADAADY真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据由地址码决定从路输入中选择哪路输出。逻辑图逻辑图1111D0 D1 D2 D3A1A0&1Y集成集成

59、8选选1数数据选择器据选择器74LS151 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S GND70012701210120iiimDAAADAAADAAADY70012701210120iiimDAAADAAADAAADYS0 时S1 时，选择器被禁止，无论地址码是什么，Y 总是等于 0输 入输 出D A2 A1 A0 SY Y 1D0 0 0 0 0D1 0 0 1 0D2 0 1 0 0D3 0 1 1 0D4 1 0 0 0D5 1 0 1 0D6 1 1 0

60、 0D7 1 1 1 00 1D0 0DD1 1DD2 2DD3 3DD4 4DD5 5DD6 6DD7 7D74LS151的的真真值值表表 Y Y74LS151(2)D7 D0 A2A1A0 EN Y Y74LS151(1)D7 D0 A2A1A0 EN11D15 D8D7 D0A3A2A1A0S2S1Y2Y1YY2Y1数据选择器的扩展数据选择器的扩展A30 时，1S0、2S1，片(2)禁止、片(1)工作A31时，1S1、2S0，片(1)禁止、片(2)工作2 数据选择器的应用数据选择器的应用基本原理基本原理数据选择器的主要特点：120niiimDY（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。N=2n-1基本步骤基本步骤确定数据选择器确定数据选择器确定地址变量确定地址变量 2 1 ABCBACBALn个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数逻辑函数 1 选用选