第6章--时序逻辑电路

1、2021/8/141第六章第六章 时序逻辑电路时序逻辑电路 2021/8/142 定义：时序逻辑电路在任何时刻的输出不仅取决于该时刻的输入，而且还取决于电路的原来状态。 电路构成： 存储电路（主要是触发器，必不可少） 组合逻辑电路（可选）。 时序逻辑电路的状态是由存储电路来记忆和表示的。第第6 6章章 时序逻辑电路时序逻辑电路时序逻辑电路的结构框图 2021/8/143时序逻辑电路的分类：时序逻辑电路的分类：按按动动作作特特点点可可分分为为同步时序逻辑电路同步时序逻辑电路异步时序逻辑电路异步时序逻辑电路所有触发器状态的变化都是在所有触发器状态的变化都是在同一时钟信号同一时钟信号操作下操作下同时

2、同时发生。发生。触发器状态的变化触发器状态的变化不是同时不是同时发生。发生。2021/8/144按按输输出出特特点点可可分分为为米利型时序逻辑电路米利型时序逻辑电路穆尔型时序逻辑电路穆尔型时序逻辑电路输出不仅取决于存储电路的状态，而且还输出不仅取决于存储电路的状态，而且还决定于电路当前的输入。决定于电路当前的输入。输出仅决定于存储电路的状态，与电路输出仅决定于存储电路的状态，与电路当前的输入无关。当前的输入无关。2021/8/145有效状态：有效状态：在时序电路中，凡是被利用了的状态。有效循环：有效循环：有效状态构成的循环。无效状态：无效状态：在时序电路中，凡是没有被利用的状态。无效循环：无效

3、循环：无效状态若形成循环，则称为无效循环。自启动：自启动：在CLK作用下，无效状态能自动地进入到有效循环中，则称电路能自启动，否则称不能自启动。2021/8/146时序逻辑电路的功能描述方法时序逻辑电路的功能描述方法逻辑方程组逻辑方程组状态表状态表卡诺图卡诺图状态图状态图时序图时序图逻辑图逻辑图 2021/8/147特性方程：描述触发器逻辑功能的逻辑表达式。特性方程：描述触发器逻辑功能的逻辑表达式。驱动方程驱动方程：（激励方程）触发器输入信号的逻辑：（激励方程）触发器输入信号的逻辑 表达式。表达式。时钟方程：控制时钟时钟方程：控制时钟CLKCLK的逻辑表达式。的逻辑表达式。状态方程：（次态方程

4、）次态输出的逻辑表达式。状态方程：（次态方程）次态输出的逻辑表达式。 驱动方程代入特性方程得状态方程。驱动方程代入特性方程得状态方程。输出方程：输出变量的逻辑表达式。输出方程：输出变量的逻辑表达式。1. 1. 逻辑方程组逻辑方程组2021/8/1482. 2. 状态表状态表反映输出Z、次态Q*与输入X、现态Q之间关系的表格。2021/8/1493. 3. 状态图状态图反映时序电路状态转换规律，及相应输入、输出取值关系的图形。箭尾：现态箭头：次态标注：输入输出2021/8/14104. 时序图时序图 时序图又叫时序图又叫工作波形图工作波形图，它用波形的形式，它用波形的形式形象地表达了输入信号、输

5、出信号、电路的状态形象地表达了输入信号、输出信号、电路的状态等的取值在时间上的对应关系。等的取值在时间上的对应关系。 这四种方法从不同侧面突出了时序电路逻这四种方法从不同侧面突出了时序电路逻辑功能的特点，它们在本质上是相同的，可以辑功能的特点，它们在本质上是相同的，可以互相转换。互相转换。2021/8/1411电路图电路图时钟方程、时钟方程、驱动方程和驱动方程和输出方程输出方程状态方程状态方程状态图、状态图、状态表或状态表或时序图时序图判断电路判断电路逻辑功能逻辑功能12356.1 6.1 时序逻辑电路的分析方法时序逻辑电路的分析方法计算计算42021/8/1412CLKCLKCLKCLK01

6、221 QQY 2020010112 12 QKQJQKQJQKQJ时钟方程：输出方程：输出仅与电路现态有关，为穆尔型时序电路。同步时序电路的时钟方程可省去不写。驱动方程：1写写方方程程式式2021/8/14132求状态方程求状态方程JK触发器的特性方程：QKJQQ*将各触发器的驱动方程代入，即得电路的状态方程：*202020000001010111111212122222QQQQQQKQJQQQQQQQKQJQQQQQQQKQJQ2020010112 12 QKQJQKQJQKQJ2021/8/14143计算、列状态表计算、列状态表21200112*QQYQQQQQQ0 0 00 0 10

7、1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 11 0 11 1 10 0 00 1 01 0 01 1 00000110000 01 0*0*0*012YQQQ00 01 0*1*0*012YQQQ00 01 0*0*1*012YQQQ00 01 0*1*1*012YQQQ11 00 1*0*0*012YQQQ11 00 1*1*0*012YQQQ00 00 1*0*1*012YQQQ00 00 1*1*1*012YQQQ2021/8/14154画状态图、时序图画状态图、时序图 000001011 /1 /0 100110111 /0 /0 /0 /0 (a) 有

8、效循环 010 101 (b) 无效循环 /0 /1 排列顺序： /Y 012QQQ 状态图状态图2021/8/1416CPQ0Q1Q2Y5电电路路功功能能时时序序图图有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000001011111110100000所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。2021/8/1417输出方程：输出与输入有关，为米利型时序电路。同步时序电路，时钟方程省去。驱动方程：1写写方方程程式式11) (QXXQY1001TQXT

9、2021/8/14181*0000010111QQQTQQQXQTQ2求状态方程求状态方程T触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：QTQ*2021/8/14193计算、列状态表计算、列状态表100101*QXYQQQQXQ10 01 0*0000*01YQQ10 00 1*1100*01YQQ11 01 0*1010*01YQQ11 00 1*0110*01YQQ00 11 0*1001*01YQQ00 10 1*0101*01YQQ11 11 0*0011*01YQQ11 10 1*1111*01YQQ2021/8/14204 00 01 11 10 0/1 1/0

10、 1/1 0/10/1 0/01/1 0/1CPXQ0Q1Y(a) 状态图(b) 时序图5电电路路功功能能由状态图可以看出，当输入X 0时，在时钟脉冲CLK的作用下，电路的4个状态按递增规律循环变化，即：0001101100当X1时，在时钟脉冲CLK的作用下，电路的4个状态按递减规律循环变化，即：0011100100可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。画状态图画状态图时序图时序图2021/8/14216 6.2.1.2.1 寄存器寄存器2021/8/14221. 寄存器通常分为两大类： 数码寄存器：存储二进制数码、运算结果或指令等信息的电路。移位

11、寄存器：不但可存放数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移位。 2.组成：触发器和门电路。一个触发器能存放一位二进制数码；N个触发器可以存放N位二进制数码。2021/8/14233.寄存器应用举例： (1) 运算中存贮数码、运算结果。(2) 计算机的CPU由运算器、控制器、译码器、寄存器组成，其中就有数据寄存器、指令寄存器、一般寄存器。 4. 寄存器与存储器有何区别?寄存器内存放的数码经常变更，要求存取速度快，一般无法存放大量数据。（类似于宾馆的贵重物品寄存、超级市场的存包处。）存储器存放大量的数据，因此最重要的要求是存储容量。（类似于仓库） 2021/8/1424寄存

12、器和移位寄存器寄存器和移位寄存器 一、寄存器一、寄存器 在数字电路中，用来存放二进制数据或代码在数字电路中，用来存放二进制数据或代码的电路称为的电路称为寄存器寄存器。 寄存器是由具有存储功能的触发器组合起来构成的。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储一个触发器可以存储1 1位二进制代码，存放位二进制代码，存放n位位二进二进制代码的寄存器，需用制代码的寄存器，需用n个个触发器来构成。触发器来构成。2021/8/1425同步触发器构成4位寄存器边沿触发器构成（1）清零清零。 ，异步清零。即有：00000123QQQQ0DR0123*0*1*2*3DDDDQQQQ（2）送

13、数送数。 时，CLK上升沿送数。即有：1DR（3）保持保持。在 、 CLK上升沿以外时间，寄存器内容将保持不变。1DR2021/8/1426二、移位寄存器二、移位寄存器单向移位寄存器单向移位寄存器2*31*20*1*0QQQQQQDQi、001 0010011 110110101 经过经过4个个CLK信号以后，串行输入的信号以后，串行输入的4位代码全部移入寄位代码全部移入寄存器中，同时在存器中，同时在4个触发器输出端得到并行输出代码。个触发器输出端得到并行输出代码。 首先将首先将4位数据并行置入移位寄存器的位数据并行置入移位寄存器的4个触发器中，经个触发器中，经过过4个个CLK,4位代码将从串

14、行输出端依次输出，实现数据的并位代码将从串行输出端依次输出，实现数据的并行串行转换。行串行转换。2021/8/14272021/8/1428 所谓所谓“移位移位”，就是将寄存器所存各位，就是将寄存器所存各位 数据，在每个移位脉冲的作用下，向左或向右移数据，在每个移位脉冲的作用下，向左或向右移动一位。动一位。根据移位方向根据移位方向，常把它分成三种：，常把它分成三种：寄存器寄存器左移左移( (a a) )寄存器寄存器右移右移( (b b) )寄存器寄存器双向双向移位移位( (c c) )2021/8/1429根据移位数据的输根据移位数据的输入输出方式入输出方式，又，又可将它分为四种：可将它分为四

15、种：FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF串入串出串入串出串入并出串入并出并入串出并入串出并入并出并入并出串行输入串行输出串行输入串行输出串行输入并行输出串行输入并行输出并行输入串行输出并行输入串行输出并行输入并行输出：并行输入并行输出：2021/8/1430单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CLK脉冲操作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CLK脉冲即可完成串行输入工作，此后可从Q0Qn-1端获得并行的n位二进制数码，再用n个CLK脉

16、冲又可实现串行输出操作。（3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。2021/8/1431双向移位寄存器双向移位寄存器2021/8/1432Q0 Q1 Q2 Q3 DIR D0 D1 D2 D3 DIL RDS1S0CLK74LS194Q0 Q1 Q2 Q3 DIR D0 D1 D2 D3 DIL RDS1S0CLK74LS1942片片74LS194A接成接成8位双向移位寄存器位双向移位寄存器并行数据输入并行数据输入 并行数据输出并行数据输出2021/8/1433Q0 Q1 Q2 Q3 DIR D0 D1 D2 D3 DIL RDS1S0CLK74LS194用双向移位寄存器用

17、双向移位寄存器74LS194组成节日彩灯控制电路组成节日彩灯控制电路+5V+5VS1=0,S0=1右移控制右移控制+5V CLK1秒秒Q=0时时LED亮亮清清0按键按键1k 二极管二极管发光发光LEDQ0 Q1 Q2 Q3 DIR D0 D1 D2 D3 DIL RDS1S0CLK74LS1942021/8/1434三、移位寄存器的应用三、移位寄存器的应用 1. 环形计数器环形计数器 环形计数器的特点：环形计数器的特点： 电路简单，电路简单，N位移位寄存器可以计位移位寄存器可以计N个数，实现模个数，实现模N计数器。状态计数器。状态为为1的输出端的序号等于计数脉冲的个数，通常不需要译码电路。的输

18、出端的序号等于计数脉冲的个数，通常不需要译码电路。0Q1QS3D2D1D0D2Q3Q74194SRDCPDSLSRD01111000START0Q31000Q0100Q2Q0010100012021/8/14352扭环形计数器扭环形计数器为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。一般来说，一般来说，N位移位寄存器可以组成模位移位寄存器可以组成模2N的扭环形计数器，只需将的扭环形计数器，只需将末级输出反相后，接到串行输入端。末级输出反相后，接到串行输入端。QD1SR013SQQSSLD74194DRDDCPQ02D1D3201

19、0清零Q100000012QQ00000300111Q11000111111011112021/8/14366.2.26.2.2异步计数器异步计数器 2021/8/1437时序逻辑电路的特点？寄存器分类？位二进制数码需几个触发器来存放？2021/8/1438计数器：用以统计输入时钟脉冲CLK个数的电路。计数器的分类： 1按计数进制分 二进制计数器：按二进制数运算规律进行计数的电路称作二进制计数器。 十进制计数器：按十进制数运算规律进行计数的电路称作十进制计数器。 任意进制计数器：二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器。二进制计数器是结构最简单的计数器，但应用很广。

20、2021/8/14392按数字的变化规律 加法计数器：随着计数脉冲的输入作递增计数的电路称作加法计数器。 减法计数器：随着计数脉冲的输入作递减计数的电路称作减法计数器。 加/减计数器：在加/减控制信号作用下，可递增计数，也可递减计数的电路，称作加/减计数器，又称可逆计数器。 也有特殊情况，不作加/减，其状态可在外触发控制下循环进行特殊跳转，状态转换图中构成封闭的计数环。 3按计数器中触发器翻转是否同步分 同步计数器：计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，称作同步计数器。 异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电

21、路内部提供，应翻转的触发器状态更新有先有后的计数器，称作异步计数器。2021/8/1440同步计数器中，各触发器的翻转与时钟脉冲同步。同步计数器的工作速度较快，工作频率也较高。 1同步二进制加法计数器 （1）设计思想： 所有触发器的时钟控制端均由计数脉冲CLK输入，CLK的每一个触发沿都会使所有的触发器状态更新。 应控制触发器的输入端，可将触发器接成T触发器。当低位不向高位进位时，令高位触发器的T0，触发器状态保持不变；当低位向高位进位时，令高位触发器的T=1，触发器翻转，计数加1。 2021/8/14414位同步二进制加法计数器 T0=J0=K0=1T1=J1=K1= Q0 T2=J2=K2

22、= Q1Q0T3=J3=K3= Q2Q1Q00123QQQQC 2021/8/14424位二进制加法计数器的状态转换表 CLK顺序Q3 Q2 Q1 Q000 0 0 010 0 0 120 0 1 030 0 1 140 1 0 050 1 0 160 1 1 070 1 1 181 0 0 091 0 0 1101 0 1 0111 0 1 1121 1 0 0131 1 0 1141 1 1 0151 1 1 1160 0 0 0状态转换图 2021/8/1443 4位同步二进制加法计数器的时序图 仿真仿真 若计数脉冲频率为若计数脉冲频率为f0，则，则Q0、Q1、Q2、Q3端输出脉冲的端输

23、出脉冲的频率依次为频率依次为f0的的1/2、1/4、1/8、1/16。因此又称为分频器。因此又称为分频器。2021/8/14444 4位集成二进制同步加法计数器位集成二进制同步加法计数器74LS161/16374LS161/163预置数控预置数控制端制端数据输入端数据输入端异步复位端工作状态工作状态控制端控制端进位进位输出输出(a)引脚排列图2021/8/14454 4位同步二进制计数器位同步二进制计数器7416174161功能表功能表7416174161具有异步清零和同步置数功能具有异步清零和同步置数功能. .2021/8/14464 4位同步二进制计数器位同步二进制计数器741637416

24、3功能表功能表7416374163具有具有同步清零和同步置数同步清零和同步置数功能功能. .2021/8/14472同步二进制减法计数器 （1）设计思想： 所有触发器的时钟控制端均由计数脉冲CLK输入，CLK的每一个触发沿都会使所有的触发器状态更新。 应控制触发器的输入端，可将触发器接成T触发器。当低位不向高位借位时，令高位触发器的T0，触发器状态保持不变；当低位向高位借位时，令高位触发器的T=1，触发器翻转，计数减1。 2021/8/14483同步二进制减法计数器 4位同步二进制减法计数器 0123QQQQB 1012333012220111000QQQKJTQQKJTQKJTKJT2021

25、/8/14494位二进制减法计数器的状态转换表 CLK顺序Q3 Q2 Q1 Q000 0 0 011 1 1 121 1 1 031 1 0 141 1 0 051 0 1 161 0 1 071 0 0 181 0 0 090 1 1 1100 1 1 0110 1 0 1120 1 0 0130 0 1 1140 0 1 0150 0 0 1160 0 0 02021/8/14504 4位集成二进制同步可逆计数器位集成二进制同步可逆计数器74LS19174LS191预置数控预置数控制端制端使能端使能端加减控加减控制端制端串行时钟输出串行时钟输出2021/8/14514 4位同步二进制可逆计

26、数器位同步二进制可逆计数器74LS19174LS191功能表功能表74LS19174LS191具有具有异步置数异步置数功能功能. .2021/8/14521110111011100010001002021/8/1453双时钟加双时钟加/ /减计数器减计数器74LS19374LS19374LS19374LS193具有具有异步清零和异步置数异步清零和异步置数功能功能. .2021/8/14542 2、同步十进制计数器、同步十进制计数器同步十进制加法计数器同步十进制加法计数器: :在同步二进制加法计数在同步二进制加法计数器基础上修改而来器基础上修改而来. .同步十进制加法计数器同步十进制加法计数器7

27、4LS16074LS160与与74LS16174LS161逻辑逻辑图和功能表均相同图和功能表均相同, ,所不同的是所不同的是74LS16074LS160是十进是十进制而制而74LS16174LS161是十六进制。是十六进制。 2021/8/1455同步十进制可逆计数器也有单时钟和双时钟两种同步十进制可逆计数器也有单时钟和双时钟两种结构形式。属于单时钟的有结构形式。属于单时钟的有74LS19074LS190等，属于双等，属于双时钟的有时钟的有74LS19274LS192等。等。74LS19074LS190与与74LS19174LS191逻辑图和功能表均相同；逻辑图和功能表均相同；74LS1927

28、4LS192与与74LS19374LS193逻辑图和功能表均相同。逻辑图和功能表均相同。2021/8/1456异步计数器的计数脉冲没有加到所有触发器的CLK端。当计数脉冲到来时，各触发器的翻转时刻不同。分析时，要特别注意各触发器翻转所对应的有效时钟条件。 异步二进制计数器是计数器中最基本最简单的电路，它一般由接成计数型的触发器连接而成，计数脉冲加到最低位触发器的CLK端，低位触发器的输出Q作为相邻高位触发器的时钟脉冲。 6.3.26.3.2 异步计数器异步计数器 2021/8/14571异步二进制加法计数器 必须满足二进制加法原则：逢二进一（1+1=10，即Q由10时有进位。）组成二进制加法计

29、数器时，各触发器应当满足： 每输入一个计数脉冲，触发器应当翻转一次（即用T触发器）； 当低位触发器由1变为0时，应输出一个进位信号加到相邻高位触发器的计数输入端。 2021/8/14583位异步二进制加法计数器 仿真仿真 （1）JK触发器构成的3位异步二进制加法计数器（用CLK脉冲下降沿触发） 电路组成 工作原理 )( *:)( *:)( *:122301110000QQQFFQQQFFCLKQQFF2021/8/1459 计数器的状态转换表 3位二进制加法计数器状态转换表 2021/8/1460 时序图 3位二进制加法计数器的时序图 2021/8/1461 状态转换图 3位二进制加法计数器的

30、状态转换图 2021/8/1462 结论 如果计数器从000状态开始计数，在第八个计数脉冲输入后，计数器又重新回到000状态，完成了一次计数循环。所以该计数器是八进制加法计数器或称为模8加法计数器。 如果计数脉冲CLK的频率为f0，那么Q0输出波形的频率为1/2f0，Q1输出波形的频率为1/4 f0，Q2输出波形的频率为1/8 f0。这说明计数器除具有计数功能外，还具有分频的功能。 2021/8/14632异步二进制减法计数器 必须满足二进制数的减法运算规则：0-1不够减，应向相邻高位借位，即10-11。组成二进制减法计数器时，各触发器应当满足： 每输入一个计数脉冲，触发器应当翻转一次（即用T

31、触发器）； 当低位触发器由0变为1时，应输出一个借位信号加到相邻高位触发器的计数输入端。 2021/8/14643位异步二进制减法计数器逻辑图仿真仿真 （1）JK触发器组成的3位异步二进制减法计数器 （用CLK脉冲下降沿触发）。2021/8/14653位二进制减法计数器状态表 2021/8/14663位异步二进制减法计数器的状态转换图 2021/8/14672021/8/1468异步二进制计数器的构成方法可以归纳为： N位异步二进制计数器由N个计数型（T）触发器组成。若采用下降沿触发的触发器加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出 若采用上升沿触发的触发器加法计数器的进位

32、信号从Q端引出 减法计数器的借位信号从Q端引出 N位二进制计数器可以计2N个数，所以又可称为2N进制计数器。 2021/8/14693 3、异步十进制计数器、异步十进制计数器异步二五十进制计数器74LS290置0端置9端2021/8/1470 若计数脉冲由若计数脉冲由CLKCLK0 0端输入，输出由端输入，输出由Q Q0 0端引端引出，即得到二进制计数器；若计数脉冲由出，即得到二进制计数器；若计数脉冲由CLKCLK1 1端输入，端输入，输出由输出由Q Q1 1Q Q3 3引出，即是五进制计数器；若将引出，即是五进制计数器；若将CLKCLK1 1与与Q Q0 0相连，同时以相连，同时以CLKCL

33、K0 0为输入端，输出由为输入端，输出由Q Q0 0Q Q3 3引出，引出，则得到则得到84218421码十进制计数器。码十进制计数器。2021/8/147174LS29074LS290功能表功能表2021/8/1472缺点：缺点：（1 1）工作频率较低；）工作频率较低； （2 2）在电路状态译码时存在竞争冒险现）在电路状态译码时存在竞争冒险现象。象。异步计数器特点异步计数器特点优点：优点：结构简单结构简单2021/8/1473异步计数器异步计数器 6.4.12021/8/1474如果计数脉冲CP的频率为f0，希望得到八分频的输出波形，需几进制计数器？异步二进制计数器的构成方法？2021/8/

34、1475 利用现有的利用现有的N N进制计数器构成任意进制（进制计数器构成任意进制（M M）计）计数器时，如果数器时，如果MNMNMN，则要多片，则要多片N N进制计数器。进制计数器。实现方法实现方法反馈置零法（复位法）反馈置零法（复位法）反馈置数法（置位法）反馈置数法（置位法）任意进制计数器是指计数器的模N不等于2n的计数器。 2021/8/1476置零法：置零法：适用于有清零输入端的集成计数器。原适用于有清零输入端的集成计数器。原理是不管输出处于哪一状态，只要在清零输入端理是不管输出处于哪一状态，只要在清零输入端加一有效电平电压，输出会立即从那个状态回到加一有效电平电压，输出会立即从那个状

35、态回到00000000状态，清零信号消失后，计数器又可以从状态，清零信号消失后，计数器又可以从00000000开始重新计数。开始重新计数。 2021/8/1477置数法：置数法：适用于具有预置功能的集成计数器。对适用于具有预置功能的集成计数器。对于具有预置数功能的计数器而言，在其计数过程于具有预置数功能的计数器而言，在其计数过程中，可以将它输出的任意一个状态通过译码，产中，可以将它输出的任意一个状态通过译码，产生一个预置数控制信号反馈至预置数控制端，在生一个预置数控制信号反馈至预置数控制端，在下一个下一个CLKCLK脉冲作用后，计数器会把预置数输入脉冲作用后，计数器会把预置数输入端端D D0

36、0D D1 1D D2 2D D3 3的状态置入输出端。预置数控制信号的状态置入输出端。预置数控制信号消失后，计数器就从被置入的状态开始重新计数。消失后，计数器就从被置入的状态开始重新计数。2021/8/1478例例 利用利用74LS16074LS160实现同步的六进制计数器实现同步的六进制计数器置零法置零法 74LS160具有异步清零功能Q3Q2Q1Q00000000100100011010001010110)(12QQRD当当MNMNMN时，需用多片时，需用多片N N进制计数器组合实现进制计数器组合实现串行进位方式、并行进位方式、串行进位方式、并行进位方式、整体置零方式、整体置数方式整体置

37、零方式、整体置数方式若若M M可分解为可分解为M=NM=N1 1N N2 2(N(N1 1、N N2 2均小于均小于N N），可采用连），可采用连接方式有：接方式有： 若若M M为大于为大于N N的素数，不可分解，则其连接方式的素数，不可分解，则其连接方式只有：只有：整体置零方式、整体置数方式整体置零方式、整体置数方式2021/8/1491串行进位方式：以低位片的进位信号作为高位片串行进位方式：以低位片的进位信号作为高位片的时钟输入信号。的时钟输入信号。并行进位方式：以低位片的进位信号作为高位片并行进位方式：以低位片的进位信号作为高位片的工作状态控制信号。的工作状态控制信号。整体置零方式：首先

38、将两片整体置零方式：首先将两片N N进制计数器按最简进制计数器按最简单的方式接成一个大于单的方式接成一个大于M M进制的计数器，然后在进制的计数器，然后在计数器记为计数器记为M M状态时使状态时使R RD D=0=0，将两片计数器同，将两片计数器同时置零。时置零。整体置数方式：首先将两片整体置数方式：首先将两片N N进制计数器按最简进制计数器按最简单的方式接成一个大于单的方式接成一个大于M M进制的计数器，然后在进制的计数器，然后在某一状态下使某一状态下使LD=0LD=0，将两片计数器同时置数成，将两片计数器同时置数成适当的状态，获得适当的状态，获得M M进制计数器。进制计数器。2021/8/

39、1492例例 ：用两片同步十进制计数器接成百进制计数器：用两片同步十进制计数器接成百进制计数器.解：解：并行进位方式并行进位方式低位片高位片在计到1001以前，C0，高位片保持原状态不变在计到1001时，C1，高位片在下一个CLK加一并行进位方式并行进位方式2021/8/1493串行进位方式串行进位方式低位片高位片2片都处于计数状态，当出现1001时，C=1下一个时钟到来（1）片为0000，（2）计入12021/8/1494例：例：用两片用两片74LS160接成二十九进制计数器接成二十九进制计数器.解：解：整体置零方式整体置零方式100101002021/8/1495整体置数方式整体置数方式1

40、00000102021/8/1496四、移位寄存器型计数器四、移位寄存器型计数器环形计数器环形计数器结构特点结构特点: D0=Q3CLK2021/8/1497状态转换图状态转换图:构成四进制计数器构成四进制计数器,不能自启动不能自启动.2021/8/1498能自启动的环形计数器能自启动的环形计数器:2021/8/1499状态转换图：状态转换图： n位移位寄存器构成的环形计数器只有位移位寄存器构成的环形计数器只有n个个有效状态，有有效状态，有2n-n个无效状态。个无效状态。2021/8/14100扭环形计数器扭环形计数器(约翰逊计数器约翰逊计数器)结构特点结构特点: D0=Q32021/8/14

41、101状态转换图：状态转换图：2021/8/14102能自启动的扭环形计数器能自启动的扭环形计数器:2021/8/14103状态转换图：状态转换图： n位移位寄存器构成的扭环形计数器有位移位寄存器构成的扭环形计数器有2n个有效状态，有个有效状态，有2n-2n个无效状态。个无效状态。2021/8/141046.6.3 时序逻辑电路的设计方法时序逻辑电路的设计方法根据设根据设计要求计要求画原始画原始状态图状态图最简状最简状态图态图画电画电路图路图检查电路检查电路能否自启能否自启动动12 24 46 6选触发器，求时钟、选触发器，求时钟、输出、状态、驱动输出、状态、驱动方程方程5 5状态状态分配分配

42、3 3化简化简确定输入、确定输入、输出变量及输出变量及状态数状态数2n-1M2n2021/8/14105例例1、 设计一个带有进位输出端的十三进制计数器设计一个带有进位输出端的十三进制计数器.解：解：该电路不需输入端该电路不需输入端,有进位输出用有进位输出用C表示，规定有进位输表示，规定有进位输出时出时C=1，无进位输出时，无进位输出时C=0。十三进制计数器十三进制计数器应该有十三个有应该有十三个有效状态，分别用效状态，分别用S0、S1、S12表示。表示。画出其状态转换画出其状态转换图：图：1建立原始状态图建立原始状态图2021/8/14106状态转换图不需化简。状态转换图不需化简。因为因为2

43、31324，因此取触发器因此取触发器位数位数n=4。对状。对状态进行编码，态进行编码，得到状态转化得到状态转化表如下：表如下：状态化简状态化简2 2状态分配状态分配32021/8/14107CQQQQ*0*1*2*34选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程2021/8/14108状态方程：状态方程：01223*3QQQQQQ012023123*2QQQQQQQQQQ0101*1QQQQQ0203*0QQQQQ23QQC 2021/8/14109 若选用若选用4个个JK触发器，需将状态方程变触发器，需将状态方程变换成换成JK触发器特性方程的标准形式，即触发器

44、特性方程的标准形式，即Q*=JQ+KQ,找出驱动方程。找出驱动方程。3230123301223*3)()(QQQQQQQQQQQQQQ201320120313201*2)()()()(QQQQQQQQQQQQQQQQ1010*1QQQQQ00230203*01)(QQQQQQQQQ2021/8/14110比较得到触比较得到触发器的驱动发器的驱动方程：方程：230123QKQQQJ)(0132012QQQKQQJ0101QKQJ1)(0230KQQJ3230123301223*3)()(QQQQQQQQQQQQQQ201320120313201*2)()()()(QQQQQQQQQQQQQQQQ

45、1010*1QQQQQ00230203*01)(QQQQQQQQQ2021/8/14111画电路图画电路图5230123QKQQQJ)(0132012 QQQKQQJ0101QKQJ1)(0230KQQJ2021/8/14112 将将0000作为初作为初始状态代入状态方始状态代入状态方程计算次态，画出程计算次态，画出状态转换图，与状状态转换图，与状态转换表对照是否态转换表对照是否相同。最后检查是相同。最后检查是否自启动。否自启动。由状态转换图可知该电路能够自启动由状态转换图可知该电路能够自启动.检查电路能否自启动检查电路能否自启动6323012*3)(QQQQQQQ2013201*2)()(QQQQQQQQ1010*1QQQQQ023*0)(QQQQ2021/8/14113 设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如