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1、 基本设计流程为设计全加器新建一个文件夹作工作库文件夹名取为My_prjct注意，不可用中文！返回目录1 工作库文件夹第1页/共34页2 创建工程返回目录创建一个新的工程第2页/共34页路径必须是英文！第3页/共34页返回目录第4页/共34页返回目录第5页/共34页返回目录第6页/共34页建立新的输入文件第7页/共34页返回目录第8页/共34页文本编辑窗口文本编辑窗口 查找匹配定界符增加缩进减小缩进跳到书签位置设置书签删除书签插入分页符插入文件分析当前文件插入模板显示行编号显示连续标记“/”VHDL语言AHDL语言Verilog HDL语言第9页/共34页第10页/共34页综合编译第11页/共

2、34页设置功能仿真第12页/共34页Timing 换为Function第13页/共34页第14页/共34页返回目录端口窗口波形窗口第15页/共34页返回目录单击右键第16页/共34页单击第17页/共34页单击第18页/共34页添加输入输出第19页/共34页单击第20页/共34页建立时钟第21页/共34页综合调试综合编译第22页/共34页建立综合仿真网表第23页/共34页仿真仿真按钮第24页/共34页结果第25页/共34页59第26页/共34页生成BLOCK第27页/共34页第28页/共34页双击空白处第29页/共34页工程中已有的器件查找器件第30页/共34页第31页/共34页返回目录生成原理图第32页/共3

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