单片机硬件参数设计解析

1、单片机硬件参数设计解析摘要：随着目前新技术、新工艺的不断出现，高速单片机的应用越来越广，对 硬件的可靠性问题便提出更高的要求。本文将从硬件的可靠性角度描述高速单 片机设计的关键点。 关键词：高速单片机 可靠性 特性阻抗 SI PI EMC 热设 计引 言 随着单片机的频率和集成度、单位面积的功率及数字信号速度的不 断提高，而信号的幅度却不断降低，原先设计好的、使用很稳定的单片机系 统，现在可能出现莫名其妙的错误，分析原因，又找不出问题所在。摘要：随着目前新技术、新工艺的不断出现，高速单片机的应用越来越广，对 硬件的可靠性问题便提出更高的要求。本文将从硬件的可靠性角度描述高速单 片机设计的关键点

2、。关键词：高速单片机 可靠性 特性阻抗 SI PI EMC 热设计 引言随着单片机的频率和集成度、单位面积的功率及数字信号速度的不断提高，而 信号的幅度却不断降低，原先设计好的、使用很稳定的单片机系统，现在可能 出现莫名其妙的错误，分析原因，又找不出问题所在。另外，由于市场的需 求，产品需要采用高速单片机来实现，设计人员如何快速掌握高速设计呢 ?硬件设计包括逻辑设计和可靠性的设计。逻辑设计实现功能。硬件设计工程师 可以直接通过验证功能是否实现，来判定是否满足需求。这方面的资料相当 多，这里就不叙述了。硬件可靠性设计，主要表现在电气、热等关键参数上。我将这些归纳为特性阻抗、SI、PI、EMC热设

3、计等5个部分。1 特性阻抗近年来，在数字信号速度日渐增快的情况下，在印制板的布线时，还应考虑电 磁波和有关方波传播的问题。这样，原来简单的导线，逐渐转变成高频与高速 类的复杂传输线了。在高频情况下，印制板（PCB上传输信号的铜导线可被视为由一连串等效电阻 及一并联电感所组合而成的传导线路，如图 1 所示。只考虑杂散分布的串联电 感和并联电容的效应，会得到以下公式：式中Z0即特性阻抗，单位为 Q。PCB的特性阻抗Z0与PCB设计中布局和走线方式密切相关。影响 PCB走线特性 阻抗的因素主要有：铜线的宽度和厚度、介质的介电常数和厚度、焊盘的厚 度、地线的路径、周边的走线等。在PCB的特性阻抗设计中

4、，微带线结构是最受欢迎的，因而得到最广泛的推广 与应用。最常使用的微带线结构有 4 种：表面微带线( surface microstrip )、嵌入式微带线( embedded microstrip )、带状线( stripline )、双带线( dual-stripline )。下面只说明表面微带线结构，其 它几种可参考相关资料。表面微带线模型结构如图 2 所示。Z0 的计算公式如下：对于差分信号，其特性阻抗 Zdiff 修正公式如下：公式中：PCB基材的介电常数；bPCB专输导线线宽；d1 PCB专输导线线厚；d2-PCB介质层厚度；D差分线对线边沿之间的线距从公式中可以看出，特性阻抗主要

5、由、 b、di、d2决定。通过控制以上4个参 数，可以得到相应的特性阻抗。2 信号完整性( SI )SI 是指信号在电路中以正确的时序和电压作出响应的能力。如果电路中的信号 能够以要求的时序、持续时间和电压幅度到达 IC,则该电路具有较好的信号完 整性。反之，当信号不能正常响应时，就出现了信号完整性问题。从广义上 讲，信号完整性问题主要表现为 5 个方面：延迟、反射、串扰、同步切换噪声 和电磁兼容性。延迟是指信号在PCB板的导线上以有限的速度传输，信号从发送端发出到达接 收端，其间存在一个传输延迟。信号的延迟会对系统的时序产生影响。在高速 数字系统中，传输延迟主要取决于导线的长度和导线周围介质

6、的介电常数。当PCB板上导线(高速数字系统中称为传输线)的特征阻抗与负载阻抗不匹配 时，信号到达接收端后有一部分能量将沿着传输线反射回去，使信号波形发生 畸变，甚至出现信号的过冲和下冲。如果信号在传输线上来回反射，就会产生 振铃和环绕振荡。由于PCB板上的任何两个器件或导线之间都存在互容和互感，因此，当一个器 件或一根导线上的信号发生变化时，其变化会通过互容和互感影响其它器件或 导线，即串扰。串扰的强度取决于器件及导线的几何尺寸和相互距离。信号质量表现为几个方面。对于大家熟知的频率、周期、占空比、过冲、振铃、上升时间、下降时间等，在此就不作详细介绍了。下面主要介绍几个重要 高电平时间(high

7、 time )，指在一个正脉冲中高于 Vih_min部分的时间。 低电平时间(low time )，指在一个负脉冲中低于 Vil_max部分的时间，如 图 3 所示。 建立时间(setup time )，指一个输入信号(in put sig nal )在参考信号 ( reference signal )到达指定的转换前必须保持稳定的最短时间。 保持时间(hold time )，是数据在参考引脚经过指定的转换后，必须稳定的 最短时间，如图 4 所示。 建立时间裕量(setup argin )，指所设计系统的建立时间与接收端芯片所要 求的最小建立时间的差值。，指所设计系统的保持时间与接收端芯片所要

8、 保持时间裕量(hold argin求的最小保持时间之间的差值。Teo( time clock to output 参数，即Tco=内部逻辑延迟( buffer delay )。 时钟偏移(clock skew )，指不同的接收设备接收到同一时钟驱动输出之间 的时间差。，时钟延迟)，是一个定义包括一切设备延迟的internal logic delay ) + 缓冲器延迟最大经历时间(Tflightmax ) ，即卩final switch delay，指在上升沿，到达高阈值电压的时间，并保持高电平之上，减去驱动所需的缓冲延迟。最小经历时间(Tflightmin ) ，即卩first settl

9、e delay，指在上升沿，到达低阈值电压的时间，减去驱动所需的缓冲延迟。时钟抖动( clock jitter )，是由每个时钟周期之间不稳定性抖动而引起的。 一般由于PLL在时钟驱动时的不稳定性引起，同时，时钟抖动引起了有效时钟 周期的减小。串扰( crosstalk )。邻近的两根信号线，当其中的一根信号线上的电流变化时 (称为 aggressor ，攻击者)，由于感应电流的影响，另外一根信号线上的电 流也将引起变化(称为 victim ，受害者)。SI 是个系统问题，必须用系统观点来看。以下是将问题的分解。传输线效应分析：阻抗、损耗、回流反射分析：过冲、振铃 时序分析：延时、抖动、SKE

10、W 串扰分析噪声分析：SSN地弹、电源下陷 PI设计：确定如何选择电容、电容如何放置、PCB合适叠层方式 PCB器件的寄生参数影响分析 端接技术等3 电源完整性 PIPI 的提出，源于当不考虑电源的影响下基于布线和器件模型而进行 SI 分析时 所带来的巨大误差，相关概念如下。 电子噪声，指电子线路中某些元器件产生的随机起伏的电信号。地弹噪声。当PCB板上的众多数字信号同步进行切换时（如CPU勺数据总 线、地址总线等 ），由于电源线和地线上存在阻抗，会产生同步切换噪声，在地 线上还会出现地平面反弹噪声（简称地弹）。SSN和地弹的强度也取决于集成电 路的I/O特性、PCB板电源层和地平面层的阻抗以

11、及高速器件在 PCB板上的布 局和布线方式。负载电容的增大、负载电阻的减小、地电感的增大、同时开关 器件数目的增加均会导致地弹的增大。 回流噪声。只有构成回路才有电流的流动，整个电路才能工作。这样，每条 信号线上的电流势必要找一个路径，以从末端回到源端。一般会选择与之相近 的平面。由于地电平面（包括电源和地）分割，例如地层被分割为数字地、模 拟地、屏蔽地等，当数字信号走到模拟地线区域时，就会产生地平面回流噪 断点，是信号线上阻抗突然改变的点。如用过孔（ via ）将信号输送到板子 的另一侧，板间的垂直金属部分是不可控阻抗，这样的部分越多，线上不可控 阻抗的总量就越大。这会增大反射。还有，从水平

12、方向变为垂直方向的90°的拐点是一个断点，会产生反射。如果这样的过孔不能避免，那么尽量减少它的 出现。在一定程度上，我们只能减弱因电源不完整带来的系列不良结果，一般会从降低信号线的串绕、加去耦电容、尽量提供完整的接地层等措施着手。4 EMCEMC包括电磁干扰和电磁抗干扰两个部分 一般数字电路EMS能力较强，但是EMI较大。电磁兼容技术的控制干扰，在策 略上采用了主动预防、整体规划和“对抗”与“疏导”相结合的方针。主要的EMC设计规则有： 20H规则。PowerPlane （电源平面）板边缘小于其与 GroundPlane （地平 面）间距的 20 倍。 接地面处理。接地平面具有电磁学

13、上映象平面 （ImagePlane） 的作用。若信 号线平行相邻于接地面，可产生映像电流抵消信号电流所造成的辐射场。PCB上的信号线会与相邻的接地平面形成微波工程中常见的 Micro-strip Line （微 带线）或Strip Line （带状线）结构，电磁场会集中在 PCB的介质层中，减低 电磁辐射。因为，Strip Line 的EMI性能要比Micro-strip Line 的性能好。所以，一些 辐射较大的走线，如时钟线等，最好走成 Strip Line 结构。 混合信号PCB的分区设计。第一个原则是尽可能减小电流环路的面积；第 个原则是系统只采用一个参考面。相反，如果系统存在两个参考

14、面，就可能形 成一个偶极天线；而如果信号不能通过尽可能小的环路返回，就可能形成一个 大的环状天线。对于实在必须跨区的情况，需要通过，在两区之间加连接高频 电容等技术。 通过PCB分层堆叠设计控制EMI辐射。PCB分层堆叠在控制EMI辐射中的作 用和设计技巧，通过合适的叠层也可以降低 EMI。从信号走线来看，好的分层策略应该是把所有的信号走线放在一层或若干层， 这些层紧挨着电源层或接地层。对于电源，好的分层策略应该是电源层与接地 层相邻，且电源层与接地层的距离尽可能小，这就是我们所讲的“分层策 略。 降低EMI的机箱设计。实际的机箱屏蔽体由于制造、装配、维修、散热及观 察要求，其上一般都开有形状

15、各异、尺寸不同的孔缝，必须采取措施来抑制孔 缝的电磁泄漏。一般来说，孔缝泄漏量的大小主要取决于孔的面积、孔截面上 的最大线性尺寸、频率及孔的深度。 其它技术。在 IC 的电源引脚附近合理地安置适当容量的电容，可使 IC 输出 电压的跳变来得更快。然而，问题并非到此为止。由于电容呈有限频率响应的 特性，这使得电容无法在全频带上生成干净地驱动 IC 输出所需要的谐波功率。 除此之外，电源汇流排上形成的瞬态电压在去耦路径的电感两端会形成电压降，这些瞬态电压就是主要的共模 EMI干扰源。为了控制共模EMI,电源层要 有助於去耦和具有足够低的电感，这个电源层必须是一个设计相当好的电源层 的配对。问题的答

16、案取决于电源的分层、层间的材料以及工作频率（即IC上升时间的函数）。通常，电源分层的间距是0.5mm（6mil ），夹层是FR4材料，则 每平方英寸电源层的等效电容约为 75pF。显然，层间距越小电容越大。5 热设计 电子元件密度比以前高了很多，同时功率密度也相应有了增加。由于电子元器 件的性能会随温度发生变化，温度越高其电气性能会越低。(1) 数字电路散热原理半导体器件产生的热量来源于芯片的功耗，热量的累积必定导致半导体结点温 度的升高。随着结点温度的提高，半导体器件性能将会下降，因此芯片厂家都 规定了半导体器件的结点温度。在高速电路中，芯片的功耗较大，在正常条件 下的散热不能保证芯片的结点

17、温度不超过允许工作温度，因此需要考虑芯片的 散热问题。在通常条件下，热量的传递通过传导、对流、辐射 3 种方式进行。散热时需要考虑 3 种传热方式。例如使用导热率好的材料，如铜、铝及其合金做导热材料，通过增加风扇来加强对流，通过材料处理来增强辐射能力等。简单热量传递模型：热量分析中引入一个热阻参数，类似于电路中的电阻。如 果电路中的电阻计算公式为 R=A E/I，则对应的热阻对应公式为 R=A t/P (P表 示功耗，单位 W A t表示温差，单位°C)。热阻的单位为°C /W,表示功率增加 1W寸所引起的温升。考虑集成芯片的热量传递，可以使用图5描述的温度计算模型。由上所述，可推导出Tc= Tj PX RJC也就是说，当Tc实测值小于根据数据手册所提供数据计算出的最大值时，芯片 可正常工作。(2) 散热处理为了保证芯片能够正常工作，必须使 Tj 不超过芯片厂家提供的允许温度。根据 Tj=Ta+PXR可知，如果环境温度降低，或者功耗减少、热阻降低等都能够使Tj降低。实际使用中，对环境温度的要求可能比较苛刻，功耗降低只能依靠芯片 厂家技术，所以为了保证芯片的正常工作，设计