EDA技术实用教程期末复习材料选择题库

1、1.将设计的系统或电路按照EDA 开发软件要求的某种形式表示出来。并送入计算机的过程称为（A ）:A:设计的输入 B:设计的输出 C:仿真 D:综合2.一般把 EDA 技术发展分为（B ）个阶段。A:2B:3C: 4D: 53.大规模可编程器件主要有FPGA CPLD 两类，下列对 CPLD结构与工作原理的描述中，正确的是_C_。A.CPLD 即是现场可编程逻辑器件的英文简称；B.CPLD 是基于查找表结构的可编程逻辑器件；C.早期的 CPLD 是从 GAL 的结构扩展而来；D.在 Altera 公司生产的器件中，FLEX10K 系列属 CPLD结构；4.综合是 EDA 设计流程的关键步骤，综

2、合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_C 是错误的。a） 综合就是将电路的高级语言转化成低级的，可与FPGA/ CPLD 的基本结构相映射的网表文件；b） 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；c） 综合是纯软件的转换过程，与器件硬件结构无关；d） 为实现系统的速度、面积、性能的要求，需要对综 合加以约束，称为综合约束。5.IP 核在 EDA 技术和开发中具有十分重要的地位，IP 分软IP、固 IP、硬 IP ;下列所描述的 IP 核中，对于硬 IP 的 正确描述为 B 。a） 提供用 VHD

3、L 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；b） 提供设计的最总产品-掩膜；c） 以网表文件的形式提交用户，完成了综合的功能块；d） 都不是。6.基于 EDA 软件的 FPGA/CPLD 设计流程为:原理图 /HDL文本输入TBT综合T适配TT编程下载T硬件测试。功能仿真时序仿真逻辑综合配置引脚锁定A .B.C.D.7.下面对利用原理图输入设计方法进行数字电路系统设计， 那一种说法是不正确的_B_。A.原理图输入设计方法直观便捷，但不适合完成较大 规模的电路系统设计；B.原理图输入设计方法无法对电路进行功能描述；C.原理图输入设计方法一般是一种自底向上的设计方法；D.原理图

4、输入设计方法也可进行层次化设计。8. 在 VHDL 语言中，下列对进程（PROCESS 语句的语句结构 及语法规则的描述中，正确的是 _ A_。E.PROCESS一无限循环语句；敏感信号发生更新时启 动进程，执行完成后，等待下一次进程启动。F.敏感信号参数表中，应列出进程中使用的所有输入 信号；G.进程由说明部分、结构体部分、和敏感信号参数表 三部分组成；H.当前进程中声明的变量也可用于其他进程。9. 嵌套使用 IF 语句，其综合结果可实现 _ 1_。I.带优先级且条件相与的逻辑电路；J.条件相或的逻辑电路；K.三态控制电路；L.双向控制电路。10. 电子系统设计优化，主要考虑提高资源利用率减

5、少功耗-即面积优化，以及提高运行速度-即速度优化；指出下列那种方法不属于速度优化：_A_ 。A.资源共享B.流水线设计C.寄存器配平D.关键路径法11. 在一个 VHDL 设计中 idata 是一个信号，数据类型为integer，下面哪个赋值语句是不正确的 _D_。M.idata = 16#20#;N.idata = 32;O.idata = 16#A#E1;P.idata = B#1010#;12. 下列 EDA 软件中，哪一不具有时序仿真功能：_D_A.Max+Plus IIB.Quartus IIC.ModelSimD.Syn plify13.IP 核在 EDA 技术和开发中具有十分重要

6、的地位；提供用VHDL 等硬件描述语言描述的功能块， 但不涉及实现该功能块 的具体电路的 IP 核为A。A .软 IP B.固 IPC.硬 IPD.都不是14.综合是 EDA 设计流程的关键步骤，在下面对综合的描述中，_D_是错误的。A 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B 综合就是将电路的高级语言转化成低级的，可与FPGA /CPLD 的基本结构相映射的网表文件；C 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。15大规模可

7、编程器件主要有 FPGA、CPLD 两类，下列对FPGA 结构与工作原理的描述中，正确的是CQA FPGA 是基于 :乘积项结构的可编程逻辑器件；B FPGA 是全称为复杂可编程逻辑器件；C 基于 SRAM 勺 FPGA 器件，在每次上电后必须进行一次配置；D 在 Altera 公司生产的器件中， MAX7000 系列属 FPGA 结构。16. 进程中的变量赋值语句，其变量更新是_A_QA 立即完成；B 按顺序完成；C 在进程的最后完成；D 都不对。17. VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_ D_QA 器件外部特性；B 器件的综合约

8、束；C 器件外部特性与内部功能；D 器件的内部功能。18. 不完整的 IF 语句，其综合结果可实现 _AQA.时序逻辑电路 B.组合逻辑电路C.双向电路D.三态控制电路19. 子系统设计优化，主要考虑提高资源利用率减少功耗（即 面积优化）,以及提高运行速度（即速度优化）；指出下列哪 些方法是面积优化 BQ流水线设计资源共享逻辑优化串行化寄存器配平关键路径法B.D.B_ 是不合法的标识符。sig nail21.关于 VHDL 中的数字，请找出以下数字中最大的一个:_ A_QA 2#1111_1110#B 8#276#C 10#170#D 16#E#E122. 下列 EDA 软件中，哪一个不具有逻

9、辑综合功能：_B_QA Max+Plus IIB ModelSimC Quartus IID Sy nplify23. 下列那个流程是正确的基于EDA 软件的 FPGA / CPLD 设计流程：BA.原理图/HDL 文本输入T适配T综合T功能仿真T编 程下载T硬件测试B.原理图/HDL 文本输入T功能仿真T综合T适配T编 程下载T硬件测试C.原理图/HDL 文本输入T功能仿真T综合T编程下载TT适配硬件测试；D.原理图/HDL 文本输入T功能仿真T适配T编程下载T综合T硬件测试24. 流水线设计是一种优化方式，下列哪一项对资源共享描述正确_QCA.面积优化方法，不会有速度优化效果B.速度优化方

10、法，不会有面积优化效果C. 面积优化方法，可能会有速度优化效果A.C.20.列标识符中,A. StateOB. 9moonC. Not_Ack_0D.D. 速度优化方法，可能会有面积优化效果25. 在 VHDL 语言中，下列对时钟边沿检测描述中，错误的是_ D_QA.if clk event and clk = T thenB. if falling_edge(clk)thenC. if elk event and elk =O thenD. if elk stable and not elk = 1 then26状态机编码方式中，其中 _ C_占用触发器较多，但其实现比较适合 FPGA 的应

11、用A.状态位直接输出型编码B.顺序编码C.一位热码编码D.以上都不是27. 下列是 EDA 技术应用时涉及的步骤：A.原理图/HDL 文本输入;B.适配；C.时序仿真；D.编 程下载；E.硬件测试；F.综合请选择合适的项构成基于EDA 软件的 FPGA / CPLD 设计流程：AT_ _F_T_B_T_C_T_ D_TE28. PLD 的可编程主要基于 A. LUT 结构 或者 B.乘积项结 构：请指出下列两种可编程逻辑基于的可编程结构：FPGA 基于 _ A_CPLD 基于 _ B_29. 在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。对于 A. FPGA B. C

12、PLD 两类器件：一位热码状态机编码方式适合于A器件；顺序编码状态机编码方式适合于 _B_器件；30. 下列优化方法中那两种是速度优化方法：_ B_、D_A.资源共享B.流水线 C.串行化 D.关键路径优化31. 请指出 Altera Aeex 系列中的 EP1K30QC208 这个器件是属于A_A.FPGAB. CPLDC. CPU D.GAL32. FPGA 的可编程是主要基于什么结构：AA.查找表（LUT）B. ROM 可编程C. PAL 可编程D.与或阵列可编程33. 串行化设计是一种优化方式，下列哪一项对串行化设计描述正确：_C_B. 速度优化方法，不会有面积优化效果C. 面积优化方

13、法，不会有速度优化效果D. 速度优化方法，可能会有面积优化效果34. 状态机编码方式中，哪种编码速度较快而且输出没有毛刺？_ C_A. 一位热码编码B.格雷码编码C.状态位直接输出型编码D.都不是35. 对于信号和变量的说法，哪一个是不正确的：A _A. 信号用于作为进程中局部数据存储单元B. 变量的赋值是立即完成的C. 信号在整个结构体内的任何地方都能适用D. 变量和信号的赋值符号不一样36. 下列状态机的状态编码，_ A_ 方式有“输出速度快、难以有效控制非法状态出现”这个特点。A. 状态位直接输出型编码B. 位热码编码C. 顺序编码D. 格雷编码37. VHDL 语言共支持四种常用库，其

14、中哪种库是用户的VHDL设计现行工作库：_D_A. IEEE 库B. VITAL 库C. STD 库D. WORK：作库38. 下列语句中，不属于并行语句的是：_B_A. 进程语句B. CASE 语句C. 元件例化语句D. WHEN ELSE-语句39.QuartusII是CA：咼级语言B:硬件描述语言C:EDA 工具软件D:综合软件40.QuartusII工具软件具有（D ）等功能。A:编辑 B:编译 C:编程 D:以上均可41.使用QuartusII软件实现原理图设计输入，原理图文件扩展 名是（D ）。A.面积优化方法，同时有速度优化效果A:vwf B:v C:vhd D:bdf42. 使

15、用 Quartus II 输入的电路原理图文件必须通过（B ）才能进行仿真验证。A:编辑 B:编译 C:综合 D:编程43.Quartus II 的设计文件不能直接保存在（B ）。A:硬盘 B:根目录 C:文件夹 D:工程目录44. 使用 Quartus II 工具软件实现 VHDL 文本设计输入，文件 扩展名是（C ）。A:vwf B:v C:vhd D:bdf45. 使用 Quartus II 工具软件实现波形仿真，仿真文件扩展名是 A。A:vwf B:v C:vhd D:bdf46. 在 Quartus II集成环境下为原理图文件产生一个元件符 号的主要用途是（D ）。A:仿真 B:编译

16、 C:综合 D:被高层次电路设计调用47. 仿真是对电路设汁的一种（）检测方法。A:直接的 B:间接的 C:同步的 D:异步的48. 省略49.Quartus II 的 VerilogHDL 文件的扩展名是（C ）。A: . scf B: . gdf C:. vhl D:.v50. 省略51. QuartusII 是（C ）。A:高级语言 B:硬件描述语言C:EDA 工具软件 D:综合软件52. QuartusII 工具软件具有（ D ）等功能。A:编辑 B:编译 C:编程 D:以上均可53. 使用 QuartusII 工具软件实现原理图设计输入，应采用（A）方式。A:图形编辑 B:文本编辑

17、C:符号编辑 D:波形编辑54. 包括设计编译和检查，逻辑优化和综合，适配和分割，布局和布线，生成编程数据文件等操作的过程称为（ B ）。A:设 计输入B:设计处理 C:功能仿真 D:时序仿真55. 设计输入完成之后，应立即对时间文件进行（B）。A:编辑 B:编译 C:功能仿真 D:时序仿真56. 在设计处理过程中，可产生器件编程使用的数据文件，对于CPLD来说是产生（A）文件。A:熔丝图 B:位流数据C:图形 D:仿真57. 在设计处理过程中，可产生供器件编程使用的数据文件， 对于FPGA 来说是生成（B ）文件。A:熔丝图 B:位流数据C:图形 D:仿真58. VHDL 是在（B）年正式推

18、出的。 A:1983B:1985C:1987D:198959. VerilogHDL 是在（A）年正式推出的。 A:1983 B:1985C:1987D:198960. 在 C 语言的基础上演变而来的硬件描述语言是（ B）。A VHDL B Verilog C AHD D CUPL61. 基于 PLD 芯片的设计称之为（ A ）设计。A:自底向上 B:自顶向下 C:积木式 D:顶层62. 基于硬件描述语言 HDL 的数字系统设计目前最常用的设计 法称为（B ）设计法。A:自底向上 B:自顶向下 C:积木试 D:顶 层63. 在 EDA 工具中，能将硬件描述语言转化为硬件电路的重 要工具软件称为

19、（B ）。A:仿真器 B:综合器 C:适配器 D: 下载器64. 在 EDA 工具中， 能完成在目标系统器件上布局布线软件 称为 （C ） 。A:仿真器 B:综合器 C:适配器 D:下载器65.在设计处理过程中，可产生供器件编程使用的数据文件， 对于FPGA 来说是生成（ B ）文件。A:熔丝图 B:位流数据 C:图形 D:仿真66.逻辑器件（A）属于非用户定制电路。A:逻辑门GAL C: PROM D: PLA用户定制 C:半用户定制 D:自动生成68.不属于 PLD 基本结构部分的是（ C ）。A:与门阵列B:或门阵列 C:与非门阵列 D:输入缓存69.在下列可编程逻辑器件中，不属于高密度

20、可编程逻辑器件HDPLD 勺是（D ）。A:EPLD B:CPLD C:FPGAD:PAL70.在下列可编程逻辑器件中，不属于低密度可编程逻辑器件 LDPLD 的 是（C ）。A GAL B CPLD C PLA D PAL72. 在 PLD 没有出现前，数字系统的传统设计往往采用（ C）式进行，实质是对电路进行设计。A:自底向上 B:自顶向下C:积木：功能块73. 自顶向下设计过程中，描述器件总功能的模块一般称为（ B ）。A:底层设计 B:顶层设计 C:完整设计 D:全面设计74. 自顶向下设计过程中，描述器件一部分功能的模块一般称 为（A ）。A:底层设计 B:顶层设计 C:完整设计 D

21、:全面 设计75. 边界扫描测试技术主要解决（ C ）的测试问题。A:印 刷电路版 B:数字系统 C:芯片 D:微处理器B:67.可编程逻辑起家PLD 属于（C ）电路。A:非用户定制 B:全76ispLSI 器件中的 GLB 是指（B ）。A:全局布线区 B:通用逻辑块 C:输出布线区 D:输出控制单元77. IEEE 于 1993 尔公布了 vHDL 的（D）语法标准。A:IEEE STD 1076-1987B:RS232C:IEEE.STD_LOGIC1164 D:IEEE STD 1076-199378个能为 vHDL 综合器接受，并能作为 一个独立的设设计单元的完整的 vHDL 程序

22、称为（C ）。A:设计输入 B:设计输出 C:设计实体 D:设计结构79. vHDL 的设计文件可以被高层次的系统（ D ），成为系统的一部分。A:输入 B:输出 C:仿真 D:调用80 在 VHDL 中用（ C ）来把特定的结构体关联一个确定的实体，为一个大型系统的设计提供管理和进行工程组织。A:输入 B:输出C:综合D:配置81.在 VHDL 标识符命名规则中，以（ A ）开头的标识符 是正确的。A:字母 B:数字 C:字母或数字 D:下划线82.在下列标识符中，（C ）是 VHDL 合法的标识符A:4h_add B:h_adde C:h_adder D:_h_adde83.在 VHDL

23、中，（ D ）不能将信息带出对它定义的当前设计单元。A:信号 B:常量 C:数据 D:变量84.在 VHDL 中，数组型（array）和记录型（record）属于（B）数据。A:标量型B:复合类型C:存取类型D:文件类型85在 VHDL 中，乘“ *和除“算术运算的操作数据是（C）数据类型A:整型 B:实型 C:整型和实型 D:任意类型86.VHDL 中条件信号赋值语句 WHEN_ELSE 属于（C）语句。A:并行兼顺序 B:顺序 C:并行 D:不存在的87.在 VHDL 中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享，可以把他们汇集在（D）中。A:设计实体 B:子程序 C:结构体 D:程序库88.在一个 VHDL 设计中 a 是一个信号，数据类型为integer，数据范围 0 to 127，下面哪个赋值语句是正确的_ C_oD. a:= 2#1010#89-.使用 EDA 工具的设计输入有多种方式，其中不属于图形输入方式的是下列哪项A.状态图D. HDL 文本