《数字电路与逻辑设计实验(上) 》

1、 数字电路与逻辑设计实验（上）学院：信息与通信工程学院班级： 学号： 姓名： 班内序号：日期：2015年05月31日 一、实验要求（1）实验目的1.熟悉用QuartusII原理图输入法进行电路设计和仿真；2.掌握QuartusII图形模块单元的生成与调用；3.熟悉用VHDL语言设计组合逻辑电路和时序电路的方法；4.熟悉用QuartusII文本输入法和图形输入法进行电路设计；5.熟悉不同的编码及其之间的转换；6.熟悉计数器、分频器的设计方法7.掌握VHDL语言的语法规范，掌握时序电路描述方法；8.掌握多个数码管动态扫描显示的原理及设计方法。9.熟悉实验板的使用。（2）实验所用仪器及元器件 1.计

2、算机 2.直流稳压电源 3.数字系统与逻辑设计实验开发板（EPM1270T144C5）（3）实验内容1. QuartusII 原理图输入法设计与实现2. 用 VHDL 设计与实现组合逻辑电路3. 用 VHDL 设计与实现时序逻辑电路4. 用 VHDL 设计与实现相关电路二、四次实验的具体内容实验一：实验内容：QuartusII 原理图输入法设计与实现1.用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。 2.用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信 号。 3.用3线-8

3、线译码器（74LS138）和逻辑门设计实现函数F，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。实验题目：第七章实验 1（1）、（2）、（3）必做，选做 VHDL 实现全加器实验设计的原理图、VHDL代码、仿真波形图：1 半加器：原理图： 仿真波形图： 仿真波形图分析:根据仿真波形对比半加器真值表，可以确定电路实现了半加器的功能。满足了实验要求。2. 全加器：原理图：仿真波形图： 仿真波形图分析：根据仿真波形对比全加器真值表，可以确定电路实现了全加器的功能，满足了实验要求。3. 3线-8线译码器原理图： 仿真波形图： 仿真波形图分析：观察波形，可实现函

4、数F，满足实验要求。实验二：实验内容：用 VHDL 设计与实现组合逻辑电路1. 数码管译码器：用VHDL语言设计实现一个3线8线译码器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。2. 8421 码转余 3 码：用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。3. 奇校验器：用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个1时，输出为1，否则输出0，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。实验题

5、目：（1）数码管译码器（第七章实验 2（2）（2）8421 码转余 3 码（第七章实验 3（2）（3）奇校验器（第七章实验 4（2）；实验设计的原理图、VHDL代码、仿真波形图：1. 数码管译码器：VHDL代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY yimaqi IS PORT( a: IN STD_LOGIC_VECTOR(3 downto 0); b: OUT STD_LOGIC_VECTOR(6 downto 0); c: OUT STD_LOGIC_VECTOR(5 downto 0) );END yimaqi;ARCHITEC

6、TURE yimaqi_arch OF yimaqi ISBEGIN c b b b b b b b b b b b B B B B B B B B B B B=0000;END CASE;END PROCESS;END trans_ex3;仿真波形图：仿真波形图分析：当A分别取得09对应的8421码时，输出B输出对应的余3码。满足实验要求。3. 奇校验器VHDL代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY odd_parity ISPORT(A3,A2,A1,A0:IN STD_LOGIC; Y:OUT STD_LOGIC);END o

7、dd_parity;ARCHITECTURE behave OF odd_parity IS SIGNAL comb: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINcomb Y Y Y Y Y Y Y Y Y=0;END CASE; END PROCESS;END behave;仿真波形图：仿真波形图分析：当输入A3.A2.A1.A0中有奇数个1时，输出Y=1。满足实验要求。实验三：实验内容：用 VHDL 设计与实现时序逻辑电路1. 8421 十进制计数器：用VHDL语言设计实现一个带异步复位的8421码十进制计数器，仿真验证其功能，并下载到实验版测试。要求用按键设定输

8、入信号，发光二极管显示输出信号。2. 分频器：用VHDL语言设计实现一个分频系数为12，分频输出信号占空比为50%的分频器。要求在QuartusII平台上设计程序并仿真验证设计。3. 将1、2所设计的电路（分频器的系数需要修改）和数码管译码器 3 个电路进行链接，并下载到实验板显示计数结果实验题目： （1）8421 十进制计数器（第七章实验 8（2）（2）分频器（第七章实验 11（1）（3）将（1）、（2）和数码管译码器 3 个电路进行链接，并下载到实验板显示计数结果实验设计的原理图、VHDL代码、仿真波形图：1. 8421 十进制计数器：VHDL代码：LIBRARY IEEE;USE IEE

9、E.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count ISPORT(clk,clear:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END count;ARCHITECTURE a OF count ISSIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk)BEGINIF(clkevent and clk=1)THEN IF clear=1 THENq_temp=0000; ELSIF q_te

10、mp=1001 THENq_temp=0000; ELSEq_temp=q_temp+1; END IF;END IF;END PROCESS;q=q_temp;END a;仿真波形图：仿真波形图分析：由图易看出其计数周期为10，从09。分频器：VHDL代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY div12 ISPORT(clk:IN STD_LOGIC;clear:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END div12;ARCHITEC

11、TURE a OF div12 IS SIGNAL tmp:INTEGER RANGE 0 TO 11;BEGIN p1:PROCESS(clear,clk) BEGIN IF clear=1 THENtmp=0; ELSIF clkevent AND clk=1 THEN IF tmp=11 THENtmp=0; ELSEtmp=tmp+1; END IF; END IF; END PROCESS; p2:PROCESS(tmp) BEGIN IF clkevent AND clk=1 THEN IF tmp6 THENclk_out=0;elseclk_outCLK,clear=CLEAR

12、,clk_out=clktmp); u2:count PORT MAP(clk=clktmp,clear=CLEAR,q=tmp); u3:seg7_1 PORT MAP(A=tmp,LED7S=OP,CAT=CAT);END behav;实验四:实验内容：用 VHDL 设计与实现相关电路1. 数码管动态扫描控制器：用VHDL语言设计并实现六个数码管串行扫描电路，要求同时显示“班级班内序号”（120-11）这六个不同的数字图形到六个数码管上，仿真验证其功能，并下载到实验板测试。实验题目：数码管动态扫描控制器、点阵行扫描控制器（二选一）实验设计的原理图、VHDL代码、仿真波形图：1. 数码管动态

13、扫描控制器：原理图： catout partoutclk tempclkVHDL代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity led isport(clk: in std_logic;partout:out std_logic_vector(6 downto 0);catout: out std_logic_vector(5 downto 0);end led;architecture a of led issignal part: std_logic_vector(6 do

14、wnto 0);signal cat: std_logic_vector(5 downto 0);signal temp: std_logic;signal count: integer range 0 to 50000;beginp1:process(clk)beginif(clkevent and clk=1)thenif count=50000 thencount=0;temp= not temp;elsecount cat=011111;part cat =101111;part cat =110111;part cat=111011;part cat=111101;part cat=

15、111110;part cat=011111;part=0110000; -1end case;end if;end process p2;catout=cat;partout=part;end a;仿真波形图：仿真波形图分析：由仿真波形图可以看出输出值符合实验要求。选做题目:VHDL代码：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY GKY07P14 ISPORT( clk,clear:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(6 DOWNT

16、O 0); countout:OUT STD_LOGIC_VECTOR(5 DOWNTO 0); END GKY07P14; ARCHITECTURE behave OF GKY07P14 IS SIGNAL q_temp:STD_LOGIC_VECTOR(6 DOWNTO 0); SIGNAL count:STD_LOGIC_VECTOR(5 DOWNTO 0); SIGNAL cnt,cnt1:INTEGER RANGE 0 TO 11; SIGNAL tmp:INTEGER RANGE 0 TO 15999; signal clk1:STD_LOGIC; beginp0:PROCESS(

17、clk,clear) BEGINIF clear=0 THEN tmp=0; ELSIF clkEVENT AND clk=1 THEN IF tmp=15999 THEN tmp=0; ELSE tmp=tmp+1; end if;end if;end process p0;p1:PROCESS(tmp) begin IF clkEVENT AND clk=1 THEN IF tmp1000 THEN clk1=0; else clk1=1; END IF; END IF; END PROCESS p1; p2:PROCESS(clk) BEGINIF(clkEVENT AND clk=1)

18、THEN IF(cnt=11)THEN cnt=0; ELSE cnt=cnt+1; END IF; END IF; END PROCESS p2;p3:PROCESS(clk1)BEGIN IF(clk1EVENT AND clk1=1)THEN IF(cnt1=11)THEN cnt1=0; else cnt1=cnt1+1; end if;end if;END PROCESS p3; p4:PROCESS(cnt,cnt1) BEGIN IF(clear=0)THEN q_tempq_tempq_tempq_tempq_tempq_tempq_tempq_temp=0000000;END CASE; end if;end process p4;q=q_temp; p5:PROCESS(cnt) begin IF(clear=0)THEN countcountcountcountcountcountco