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文档简介
1、用vhdl设计专用串行通信芯片在通信系统中,通信芯片是囫囵硬件平台的基础,它不仅完成osi物理层中的数据发送和接收,还能按照传输方式和协议的不同实现不同的数据校验方式及数据组帧格式。目前,许多厂商都提供通用的串行通信芯片,其传输方式分为同步方式和异步方式。其中,异步芯片大多与intel的8250芯片兼容;而同步方式,因为普通涉及到所支持的传输协议(bsc、hdlc、sdlc等),所以当用户要求应用特定的同步传输协议时,往往需要设计专用的srt(同步)。以前,大多采纳通用的规律元器件举行设计,这导致了设计和调试过程冗长、系统稳定性不高,十分不便。如今,随着以和为代表的可编程asic技术的日趋成熟
2、和完美,用户彻低可以按照自己的要求,以技术作为开发手段,用一块fpga或cpld设计出符合自己需要的芯片。本文以开发统计时分复用器中的专用同步收发芯片为例,介绍囫囵芯片的开发流程。1 统计时分复用器系统功能及模块组成统计时分复用器完成7路异步数据和1路同步数据的复接工作,其功能框图1所示,同步串口传输协议2所示。因为传输距离较近且路数不多,功能相对容易。出于系统功耗和成本的考虑,将这个专用的srt和囫囵接口控制单元集成到一块cpld(xc95144)中。2 cpld内部功能框图及设计cpld 内部结构主要由接口控制单元和srt组成,这里主要介绍一下srt的结构和功能模块(见图3)。因为选用的u
3、art(通用异步收发器)与ins8250兼容,为简化主控单元拜访外部通信芯片的程序的编写,统一操作流程,在srt的设计上尽量仿照ins8250的结构。本设计采纳模块化设计。按功能将srt内部结构发分为5个模块,每一个模块对应一个的设计文件。这样设计的益处是有利于各功能模块的编写和调试,从而降低了囫囵srt的调试难度,提高了软件的可维护性及可读性。下面给出各个设计文件的外功能简介(对于其中几个重要的模块还列出了端口描述和部分实现代码):(1)srtcrtl.vhdsrtcrtl.vhd 作为srt的控制模块,负责地址译码,当片选信号有效时将数据线上的数据写入相应的寄存器。srt芯片内部共设有接收
4、缓存器、发送保持器、线路控制寄存器、除数寄存器(凹凸8位各1个)、自环控制寄存器等6个控制寄存器,每个寄存器都被分配了1个地址,通过对相应地址举行读写,cpu可完成数据发送、接收、自环及芯片参数设置等操作。(2)loop.vhd本模块的功能是按照用户的命令,对芯片本身功能举行测试。用户首先将芯片设置为自环状态,使芯片内部发送数据线与挺直接收数据线短接;再通过向发送保持器写入特定的数据,与接收缓存器中读出的数据举行比较,看两者是否相同,用户即可推断芯片是否工作正常。(3)clkgen.vhdclkgen.vhd是波特率发生器模块,用来产生发送同步的时钟信号doclk。它将除数寄存器凹凸各8位共1
5、6位数据作为除数,对外部2mhz的时钟源举行分频。用户可通过修改除数寄存器的值动态地转变数据传输速率,因此操作便利、灵便。(4)rbr.vhdrr.vhd作为囫囵芯片的接收模块,其中包括接收缓存器、接收数据同步、串/并转换。端口描述如下:当接收缓存器中很多据时,ren信号有效,通知发送方传数据。然后按照dilck对di信号采样,一旦缓存器满,ren无效,dr有效,通知cpu读数。波形4所示。部分代码如下:(5)wthr.vhdwthr.vhd作为囫囵芯片的发送模块,其中包括发送保持器、并/串转换。端口描述如下:当发送保持器很多据时,thre信号有效,通知cpu可写。一旦cpu写入数据且sen有
6、效,便按照波特率发生器产生的sclk信号将数据并/串转换,并通过dout和clkout将串行数据和同步时钟发送。仿真波形5。部分实现代码如下:3 实现难点及用法vhdl应注重的一些问题因为vhdl语言是描述硬件行为的,相对其它开发软件的高级语言而言,在编程过程中有一些特别性,所以常常会浮现语法正确但无法综合的问题。其缘由多半由于编程者对硬件内部的工作原理了解不够,写出的代码硬件无法实现。通过这块芯片的设计,在此总结出一些应注重的问题,供大家参考:(1)在一个进程中只允许一个信号升高沿作为触发条件。(2)信号值转变后要经过一个小的延时才干生效,同个信号不能在多个进程中赋值(由于多个信号源不能同时对同一个信号驱动)。(3)时序和组合电路最好不要在同一个进程中,以免费资源。(4)一个功能模块最好按升高沿信号分多个进程完成,各进程间用信号联系。(5)同一个信号在进程中的值转变后,要注重该值转变前后该进程中其它变量的变幻,避开规律死锁。(6)在挨次语句中,注重信号因赋值后需延时转变而与变量的不同。(7)设计双向三态数据线时,内部数据线最好读写分开。与外部结合时,不同读数据线之间,读写数据线之间应用法三态门,且由读信号
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