AD9852中文资料

1、AD9852的引脚说明：D7D0: Pin18，并行编程模式下的8位并行数据I/O口。A0A5: Pin1419，并行编程模式下的6位并行地址口。其中，Pin 17与串行通信的复位端复用，Pin18与串行数据输出口复用(3线模式)，Pin19与串行数据I/O口复用(2线模式)。DVDD: Pin9,10,23,24,25,73,74,79,80，数字电路电源端，相对于数字地3.3V供电，3.135V3.465V可保证设计指标。DGND: Pinll,12,26,27,28,72,75,76,77,78，数字地。AVDD: Pin31,32,37,38,44,50,54,60,65，模拟电路电源

2、端，相对于模拟地3.3V供电，3.135V3.465V可保证设计指标。电路设计时，应加强DVDD和AVDD之间的去藕，以防噪声相互串扰。AGND: Pin33,34,39,40,41,45,46,47,53,59,62,66,67，模拟地。NC: Pin13,35,57,58,63，内部无连接的引脚，布线时可以悬空。I/O UD: Pin20，频率更新端口。要向AD9852寄存器内写数据，先是写到端口的缓冲器里，等工作模式所需的数据写完后，再在此引脚上加一持续至少8个系统时钟周期的高电平，使DDS芯片按照所设置的方式运行。频率更新也可以设置成内部更新模式，这时DDS按照UDC寄存器设置的值定时

3、自动更新频率，同时输出持续8个系统时钟周期高电平的同步信号。WRB/SCLK: Pin21，并行模式下的读控制端，与串行模式时钟信号输入端复用。RDB/CSB: Pin22，并行模式下的写控制端，与串行模式片选端复用。FSK/BPSK/HOLD: Pin29，多功能复用引脚。FSK工作模式下，低电平选择频率F1，高电平选F2; BPSK模式时，低电平选相位1，高电平选相位2 ; Chirp模式时，高电平使DDS输出保持当前频率。SHAPED KEYING: Pin30，高电平使DDS输出有一个调幅过程，若电路设计为低电平，DDS将没有输出。VOUT: Pin36，高速比较器输出端。VINP:

4、Pin42，比较器正电压输入端。VINN: Pin43，比较器负电压输入端。IOUTl: Pin48，余弦DAC单极电流输出端。IOUTIB: Pin49，余弦DAC单极电流互补输出端。IOUT2B : Pins 51，控制DAC单极电流互补输出端。IOUT2: Pin52，控制DAC单极电流输出端。DACBP: Pin55， DAC旁路电容连接端。从该端口串接一0.01 uF电容到AVDD可以改变SFDR性能。DAC RSET: Pin56， DAC满幅输出设置:RsET=39.9/IouT。PLL FILTER: Pin61，串接1.3k。电阻和0.01 uF到AVDD(Pin60)，构成

5、参考源倍频PLL环路滤波器的零补偿网络。DIFF CLK: Pin64，差分时钟使能端，高电平有效。AD9852的时钟输入有两种方式:单端正弦输入和差分输入，具体采用哪一种方式，通过它来选择。REFCLKB: Pin68，差分时钟的互补输入端。REFCLK: Pin69，单端时钟信号输入或差分时钟的另一输入端。S/P SELECT: Pin70，编程模式选择端。逻辑高选择并行模式。MASTER RESET: Pin71AD9852的复位端，持续 10个系统时钟周期的高电平可以准确复位，内部寄存器的状态为缺省状态。DDS模块设计DDS模块的设计是本系统的重点，也是本章阐述的重点。DDS模块主要是

6、围绕芯片AD9852进行设计的，设计要求既要满足性能指标，还要求优化电路，减小电路面积，否则13路DDS共同存在会使系统体积显得较大。下面先介绍AD9852的基本特性。4.2.1 AD9852介绍图4-2 AD9852功能结构框图chart4-2 AD9852 function and structure 如图4-2所示，AD9852内部包括一个具有48位相位累加器、一个可编程时钟倍频器、一个反sinc滤波器、两个12位300MHz DAC，一个高速模拟比较器以及接口逻辑电路。其主要性能特点如下：1. 高达300MHz的系统时钟；2. 能输出一般调制信号，FSK，BPSK，PSK，CHIRP，

7、AM等；3. 100MHz时具有80dB的信噪比；4. 内部有4*到20*的可编程时钟倍频器；5. 两个48位频率控制字寄存器，能够实现很高的频率分辨率。6. 两个14位相位偏置寄存器，提供初始相位设置。7. 带有100MHz的8位并行数据传输口或10MHz的串行数据传输口。AD9852的芯片封装图如下： 图4-3 AD9852芯片封装图chart4-3 AD9852 chip encapsulationAD9852有40个程序寄存器，对AD9852的控制就是对这些程序寄存器写数据实现的。表4-1 AD9852并行接口寄存器功能Table 4-1 AD9852 parallel interfa

8、ce registers function 并行地址寄存器功能默认值0x000x01相位寄存器#1<13:8>(15,14位无效)相位寄存器#1<7:0>0x000x000x020x03相位寄存器#2<13:8>(15,14位无效)相位寄存器#2<7:0>0x000x000x040x050x060x070x080x09频率转换字#1<47:40>频率转换字#1<39:32>频率转换字#1<31:24>频率转换字#1<23:16>频率转换字#1<15:8>频率转换字#1<7:0>

9、;0x000x000x000x000x000x000x0A0x0B0x0C0x0D0x0E0x0F频率转换字#1<47:40>频率转换字#1<39:32>频率转换字#1<31:24>频率转换字#1<23:16>频率转换字#1<15:8>频率转换字#1<7:0>0x000x000x000x000x000x000x100x110x120x130x140x15三角频率字<47:40>三角频率字<39:32>三角频率字<31:24>三角频率字<23:16>三角频率字<15:8&

10、gt;三角频率字<7:0>0x000x000x000x000x000x000x160x170x180x19更新时钟计数器<31:24>更新时钟计数器<23:16>更新时钟计数器<15:8>更新时钟计数器<7:0>0x000x000x000x400x1A0x1B0x1C边沿速率计数器<19:16>(23,22,21,20不起作用)边沿速率计数器<15:8>边沿速率计数器<7:0>0x000x000x000x1D0x1E0x1F0x20节电控制时钟倍频控制器DDS模式控制与累加器清零控制传输模式，和OS

11、K控制0x000x640x200x200x210x22输出幅度乘法器I<11:8>(15,14,13,12不起作用)输出幅度乘法器I<7:0>0x000x000x230x24输出幅度乘法器Q<11:8>(15,14,13,12不起作用)输出幅度乘法器Q<7:0>0x000x000x25输出边沿变化率控制器<7:0>0x800x260x27QDAC,Q通道D/A输入<11:8>QDAC，Q通道D/A输入<7:0>0x000x00表4-2 AD9852控制寄存器功能Table 5-2 AD9852 control

12、registers function 地址默认值0x1D N NN比较器0控制DACI通道DAC数字部分0x00 0x1E NPLL范围PLL低通倍频位倍频位倍频位倍频位倍频位0x64 0x1F ACC1清零ACC清零Triangle N模式位 2模式位 2模式位 2 内部更新0x01 0x20 N开输出滤波OSK使能OSK模式 NN串行地位字节优先SDO有效0x20 通过并行总线将数据写入程序寄存器时，实际上只是暂存在I/O缓冲区中，只有提供更新信号，这些数据才会更新到程序寄存器。AD9852提供两种更新方式，内部更新和外部更新。内部更新通过更新时钟计数器完成，当计数器计自减为零后会产生一个

13、内部更新信号；外部更新需要在外部更新管脚上给与一个高电平脉冲。默认的更新模式为内部更新，可以通过设置控制寄存器0x1F的0位进行修改。4.4.2 多AD9852应用原理与方法多路相位可控信号源的设计关键是实现多路DDS模块的相位的同步控制。要实现多路DDS相位同步，只需要在各DDS设置完成相位偏置后，提供一个使各路DDS同步工作的外部更新信号。根据这样的工作原理，以AD9852为例，给出多路相位可控信号源的基本结构。 图4-4 多路DDS组成相位可控信号原理图chart4-4 mult-DDS constitution and principium 图4-4中左半部分是一个正确多路DDS的结构

14、，由一个统一时钟源提供参考时钟，相位偏置通过并行或串行总线设置，其值保存于各路AD9852的缓冲寄存器中。通过统一的外部更新信号启动各路DDS同步工作，从而实现了各路DDS信号之间以固定的相位差同步工作。参考时钟的连线方式很重要，图4-4右半部分给出了种错误的连接方式。参考时钟到各DDS的距离不等，这就会引起各路DDS的参考时钟不同步，从而也无法保证各路DDS的同步。此外外部更新信号Update虽然没有必要严格的等长，但最好要与参考时钟保证正确的时序，因为Update信号送入AD9852后会在内部系统时钟（由外部时钟倍频和锁相得到）的上升沿触发更新。各路DDS的Update信号与内部系统时钟有

15、可能出现一个时钟周期的抖动，在这个系统时钟的前后两个时间点产生更新。Update信号与系统时钟的时序要求如下：图4-5a 单端外部参考时钟输入模式下更新信号时序chart 4-5a Update scheduling in single refer clock mode 图4.5b 差分外部参考时钟输入模式时序更新信号时序chart 4-5a Update scheduling in differnece refer clock mode对于AD9852而言，其真正的相位值，是相位偏置值和相位累加器的输出值的和，在对相位偏置值更新时，一定要保证相位累加器的值是确定的。最简单的方法是在设置相位前

16、，将所有AD9852通过Master Reset信号重置，此时AD9852的寄存器恢复到默认值（见表4-1）。下面步骤可完成对多个AD9852实现相位可控同步输出：1，上电后给所有AD9852的复位信号管脚MasterRest提供一个长达10个系统时钟的复位信号，此时所有AD9852的程序寄存器都恢复为默认值。2,使用并行总线设置AD9852的特殊功能寄存器：a,更新模式设置为外部信号更新模式，且DDS工作在Single模式下，即寄存器0x1F=0x00；b,参考时钟为30MHz,这里要获得210MHz的系统时钟，所以倍频数设置为,由于超过200MHz,要开PLL低通，即寄存器0x1e=0x3

17、d；c,电源只打开I通道DAC和数字部分，寄存器0x1D=0x14；d,开输出滤波，不用OSK功能，寄存器0x20=0x40;设置内部更新时钟，也可以不设置。3,所有的AD9852完成模式设置后，内部更新时钟寄存器计数到0时，步骤2的设置才真正更新。此时由于频率控制字为0，因此相位累加器不工作，始终为0。4,按以上步骤完成所有AD9852的初始设置后，使用并行传输向各AD9852写入频率转换字#1和相位偏置寄存器#1。5,完成所有AD9852的频率和相位设置后，给一个全局的外部更新信号Update，此时各路AD9852就开始同步工作。注意Update信号的时序要求非常严格，最好满足图4.5的时

18、序。完成各路AD9852的初次同步输出后，若改变频率控制字，就不能在保证相位的正确设置了，此时可以设置特殊寄存器位ACC0(0x1F的6，7位)强制清零，然后再同步恢复的方式实现相位累加器输出的同步。4.2.3 基于AD9852的DDS模块的硬件结构DDS模块的设计要考虑两大问题：一，由于要采用并行模式传输数据， AD9852没有独立的片选信号，因此要为该模块添加总线隔离设备。二，AD9852的输出比较合适的范围为500mA峰值电压，而要求是10峰值电压输出，因此在AD9852后端必须要加高频放大电路，该放大路还能够提供一定的电流功率输出。图中给出了DDS模块的组成结构，从左向右依次为采用74HC245的总线隔离器，隔离读写和其他控制信号；预留的低通滤波器，该低通滤波器采用9阶巴特沃思低通滤波器，配合AD9852的升级版本AD9854使用；采用AD811组成的两级运放，采用高频大功率对管组成互补推挽式功放电路。图4-6 DDS模块的组成结构chart 4-6 DDS madule structure AD9852的D/A输出为电流源输出，电流大小由56管脚（DAC Reset）连接的电阻决定，输出电流的满量程值为(4-1)AD9852输出阻抗为DAC两个输出端的和输出参考端得阻抗和，这里我们设计输出端为100欧姆，输出参考端为0