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文档简介

1、设计同步二进制加法计数器陈道会0904013007 计本3题目:设计同步二进制加法计数器关键字:J-K触发器,CP脉冲,计数器,电路图,波形图,相应的逻辑功能。引言: 计数器是最常用而又典型的时序逻辑电路,其分析方法即为一般时序逻辑电路的分析方法,常用计数器有多种类型。那么如何用j-k触发器来设计一个同步二进制加法计数器呢?摘要:二进制计数器,异步二进制加法计数器,同步二进制加法计数器,都是计数器的一种,由二进制计数器可知,二进制计数器能按二进制的规律累计脉冲的数目,也是构成其它进制计数器的基础。一个触发器可以表示l位二进制数,表示n位二进制数就得用n个触发器。根据二进制计数器就可以设计出一个

2、二进制加法计数器,设计过程如下所示。正文:J-K触发器是同步二进制加法器实现的主要触发器,主从J-K触发器,简称JK触发器。其逻辑符号如图1所示。时钟C端加小圆圈,表示C脉冲下降沿触发翻转。状态表如表2所示。当输入JK=00时不管触发器原来处于何种状态,控制门的输出均为1,触发器的状态保持不变;JK=10(或01若原状态处于0状态,则控制门输出均为1(或0,1,触发器保持0 (1状态不变,若原状态处于1状态,则输出分别为0,1(1,触发器状态置成0(1,即触发器一定为0(1状态;JK=11若原来处于0状态,则门输出为10,触发器置成1状态,若原来处于1状态,则门输出为01,触发器置成0状态,即

3、触发器的次态与现态相反。特性方程为Q n+1=J Q n+K Q n|C下降沿波形图如图3所示(设Q初态为“0”。 图1 图2 图3目前使用的JK触发器均为边沿触发型。二进制计数器:二进制计数器能按二进制的规律累计脉冲的数目,也是构成其它进制计数器的基础。一个触发器可以表示l位二进制数,表示n位二进制数就得用n个触发器。同步二进制加法计数器比异步二进制计数器线路简单,工作速度较慢。同步计数器工作速度较快,电路较复杂。如图所示为同步4位二进制加法计数器的逻辑电路图。从图中可以看出计数脉冲同时供给各触发器,它们的状态变换和计数脉冲同步。图中每个触发器有多个J端和K端,各J端或各K端之间都是“与”逻

4、辑关系。最后输入时钟脉冲,因为J-K触发器只在脉冲下降沿时才起作用,所以应输入单次下降脉冲。 计数脉冲现态次态输出CO 0000000010100010010020010001103001101000401000101050101011006011001110701111000081000100109100110100131*151*各触发器输入端的逻辑表达式(驱动方程为J0=K0=1J1=K1=Q0J2=K2=Q1Q0J3=K3= Q2Q1Q0该计数器的状态表和波形图与异步4位二进制加法计数器相同。分析可知,n位二进制加法计数器能计的最大十进制数为2n-1。结束语:由电路图及真值表可知电路在输入

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