电路特性分析之氧化层元件可靠度模型(1)

1、電路特性分析之氧化層元件可靠度模型(1) Circuit Reliability based on Gate Oxide Device Modeling(1)IC 編號：U18-93B-14t指導教授：金雅琴 清華大學電子所 電話：03-5715131#4150 E-mail:.tw設計者： 蔡怡宏 博士班研究生一、中文摘要(及關鍵字)本論文根基於以往的元件可靠性研究方法，將可靠性的研究延伸至電路之上，即探討所謂電路的可靠性的問題。一直以來，在電路模擬上，電性隨操作時間而衰退改變的現象並非是半導體元件模型的一部份。本研究中，希望藉由可靠性實驗所萃取的數值，以附

2、加隨操作時間而改變的電阻的方式，建立足以代表元件衰退情形的電路模型。而這樣的方式亦可幫助我們將來僅需透過模擬的方式，便可瞭解不同應用需求的電路中，單一元件特性衰退對於整個電路的影響。此外，本研究也將討論從電路可靠性層面出發與從單一元件層面出發所制訂的合理操作條件上之差異。Abstract： The goal of this testkey is the study of CMOS 0.18um active device (MOSFET). We will compare the difference of S-parameter , noise figure, and other high

3、frequency characteristic between three-terminal and four-terminal MOSFET.關鍵字: CMOS、基極、高頻二、 計劃緣由與目的就電路的層面而言，單一元件的表現並不足以代表整體電路的特性變化情形；從此觀點出發比之以往的最大差異在於：單獨將元件以傳統的加壓操作電壓條件進行應用於電路中元件的可靠性研究並不合理，而是應該採用元件在實際電路中所遭遇的電壓條件作為研究的基準。2000年IMEC所提出的論文10即主張：電路中單一元件的崩潰有時並不會完全破壞整個電路的特性，所以在檢視電路的可靠性方面，不應再以單一元件的操作生命期為基準，而是

4、應以電路中所有元件的綜合表現所導致的電路參數變化來加以界定，譬如：該電路的頻率、輸出電壓範圍以及雜訊變化等。在10文中也討論到關於元件崩潰後所形成的電阻值大小對於整體電路特性的影響，本研究便將採用外加電阻於元件的描述方式，根據存在於元件之中的衰退現象（氧化層崩潰及導通率下降），進一步將可以模擬元件衰退的電阻加以模型化，作為預測各種特性變化的有力工具。三、 研究方法與成果3.1模型建立原理與方法上圖所示為元件衰退可能之模型。利用在SPICE model 底下建立一個子電路來模擬元件操作所可能遇到的問題。 一般來說，元件不外乎操作在DC以及AC的操作區間。因此衰退模型必須包含此兩大部分。 再描述D

5、C Model 部分，為RSS 和RDD 兩個等效電阻。RSS用來模擬臨界電壓改變以及電子移動率的衰減。適當的翠取可以使的RSS來描述這樣的衰退變化。RDD是用來表示當缺陷發生在閘極氧化層的漏電行為。這是一個非常明顯的物理參數。 在AC小訊號部分，Cdb和Rdb分別描述元件在衰退線想發生後，訊號增易變化以及基極阻抗的變化。由很多文獻發表的結果論發現，HC的發生並不會改變輸入的阻抗大小的變化。最為明顯的是增易部分以及基極的小訊號變化。 收有基於此，本研究提出以上的衰退模型，來模擬元件經由不同加壓機制所產生的元件特性。再者，經由這樣的模型，在高頻電路所可能遇到的可靠度作一系列分析以及的比較。電話：

6、03-5715131#4107 E-mail: yhtsai .tw3.2佈局此testkey佈局中共放了七顆MOSFET;其中三端元件的finger數為64，而四端元件的finger數則為16和64。每個元件都給三組偏壓，分別是(Vg=0.6, Vd=1.8)和(Vg=1.2, Vd=1.8) 和(Vg=1.8, Vd=1.8)。另加上一個空的pad，是作校準之用。電路使用on wafer之測量方式,避免因為封裝而造成無法預測之寄生效應以致和模擬結果不吻合。3. 3測試晶片量測為 on-wafer probe 量測，量測使用高頻量測機台HP85122A : N

7、etwork Analyzer(HP8510C，DC Source/Monitor(HP 4142B) , S-Parameter Test Set (HP 8514B)，在做高頻測量前，先做DC 以及加壓量測。 DC 量測使用HP4156。 四、結果與討論下列圖形分別為加壓前和加壓後死的到的IV特性。加壓方式又分為FN stress及HC stress。加壓條件分別如圖表所示。Fig.1Fig.2Fig.3Fig.4五、參考文獻1 Klaus F. Schuegraf, Donggun Park, and Chenming Hu, “Reliability of Thin SiO2 at D

8、irect-TunnelVoltages”, International Electron Device Meeting, 19942 K. N. Yang, H. T. Huang, M. J. Chen, “Edge Hole Direct Tunneling in Off-state Ultrathin gate Oxide p-Channel MOSFETs”, International Electron Device Meeting, 20003 Chang-Hoon Choi, Ki-Young Nam, Zhiping Yu, Robert W. Dutton, “Impact

9、 of Gate direct Tunneling Current on Circuit Performance: A Simulation Study”, IEEE Trans Electron Dev, vol 48, NO. 12, December 20014 B. E. Weir, P. J. Silverman, D. Monroe, K. S. Krisch, M. A. Alam, G. B. Alers, T. W. Sorsch, G. L. Timp, F. Baumann, “Ultra-Thin Gate Dielectrics: They Break Down, B

10、ut Do They Fail?”, International Electron Device Meeting, 19975 R. Degrave, G. Groeseneken, R. Bellens, M. Depas, and H. E. Maes, “A consistent model for the thickness dependence of intrinsic breakdown in ultra-thin oxides”, International Electron Device Meeting, p863, 1995 6 I. H. Chin, S. E. Holla

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12、 Reliability Model”, International Reliability Physics Symposium, pp.47, 19999 Bin Wang, John S. Suehle. Eric M. Vogel, and Joseph B. Bernstein, “Time-Dependent Breakdown of Ultra-Thin SiO2 Gate Dielectrics Under Pulsed Biased Stress”, IEEE Electron Device Lett, vol. 22, NO. 5, May 200110 B. Kaczer,

13、 R. Degraeve, G. Groeseneken, M. Rasras, S. Kubicek, E. Vandamme, and G. Badenss, “Impact of MOSFET oxide breakdown on digital circuit operation and reliability”, International Electron Device Meeting, 200011 T. Nigam, R. Degraeve, G. Groeseneken, M. M. Heyns and H. E. Maes, “Constant Current Charge

14、-to-breakdown: still a valid tool to study the reliability of MOS structure?”, International Reliability Physics Symposium, 1998 12 John S. Suehle and Prasad Chaparala, “Low Electric Field Breakdown of Thin SiO2 Films Under static and Dynamic Stress”, IEEE Trans. Electron Dev., vol. 44, NO. 5, May 1

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