Matlab环境下的全数字锁相环仿真模型

1、收稿日期:2007 01 24; 定稿日期:2007 03 26 基金项目:国家自然科学基金资助项目(60676011Matlab 环境下的全数字锁相环仿真模型陈 鑫,邓小莺(东南大学国家专用集成电路系统工程技术研究中心,南京 210096摘 要: 由于锁相环工作频率高,用SPICE 对锁相环进行仿真,数据量大,仿真时间长。而在设计初期,往往并不需要很精确的结果。因此,为了提高锁相环设计效率,有必要为其建立一个高效的仿真模型。在总结前人提出的一些锁相环仿真模型的基础上,用Matlab 语言构建了一种新的适用于全数字锁相环的仿真模型;对全数字锁相环版图进行了SPICE 仿真,与该模型的仿真结果相

2、验证。关键词: 全数字锁相环;M atlab;仿真模型中图分类号: T N402;T N79+2文献标识码: A文章编号:1004 3365(200704 0489 05Behavioral Modeling of All Digital PLL in Matlab EnvironmentCH EN Xin,DENG Xiao ying(N ational A S I C S ystem Eng inee ring Re se arch Center ,S outheast Univ er sity ,N anj ing 210096,P.R.ChinaAbstract: In or der

3、to r educe desig n time,a hig h efficiency mo del is needed for PL L design.Based on prev iousmodels for PL L,a new behavioral mo del fo r all digit al PL L in M atlab enviro nment is presented.A nd a SPICE simu latio n is made on lay out of the all dig ital PL L fo r compar ison.Key words: A ll dig

4、ital phase locked loo p;M atlab;Behav io ral model EEACC : 1265Z1 引 言最近几年,片上系统(SOC 获得了长足的发展。作为时钟恢复电路和频率合成电路的核心部件 锁相环电路(PLL,也受到了广泛的关注。比较常见的用于频率合成的锁相环电路是电荷泵锁相环。它是数模混合电路,具有捕获范围宽,捕获时间短和线性范围大的特点。其电路结构主要包括鉴相鉴频器(PFD、低通滤波器(LPF、压控振荡器(VCO和分频器四部分,如图1所示。图1 电荷泵锁相环基本框图F ig.1 Blo ck diag ram of charg e pump PL L自从

5、1995年1提出用于频率综合的全数字锁相环以来,越来越多的研究者开始涉足全数字锁相环领域。与模拟锁相环相比,全数字锁相环不含无源器件、面积小,具有较强的抗噪声能力,锁定时间短,可以很方便地在各个工艺之间转换,重用性高,设计周期短。全数字锁相环的结构如图2所示2。图2 全数字锁相环的基本结构框图F ig.2 Blo ck str ucture of a ll dig ital PL L第37卷第4期2007年8月微电子学MicroelectronicsVo l 37,N o.4A ug 2007全数字锁相环包括鉴相器、转换器T2D(Tim e to dig ital、数字滤波器、数控振荡器(DC

6、O和分频器五个部分。由图1和图2的比较可以看出,全数字锁相环实际上是通过将电荷泵锁相环里的模拟电路替换成数字电路得到的。它用转换器T 2D 、数字滤波器和数控振荡器分别替代电荷泵锁相环中的电荷泵电路、RC 无源滤波器和压控振荡器。为了最终能够设计出满足要求的锁相环,往往需要进行仿真分析。基于晶体管级模型的SPICE 仿真工具对PLL 进行仿真,结果最精确。但是,由于锁相环工作频率高(几十M H z几十GH z,仿真时数据量极大,耗费大量时间,可能需要几天才能完成一次仿真。所以,SPICE 仿真适合在最后验证和细调参数时使用,而对于设计初期选择锁相环结构,确定参数和验证稳定性等工作,不是很适用。

7、因此,设计者有必要建立一个高效的模型来解决这个问题。目前,锁相环建模有两种设计方法:Top dow n 和Bottom up 。Botto m up 的设计方法是对底层电路建模。基于这种方法建立的模型,仿真结果虽然精确,但是算法复杂,建模时间长,而且需要运行多次SPICE 仿真,以提取参数。由于设计初期没有版图,缺乏必要的参数来建立模型,因此,Bottom up 建模方法适合在设计后期使用。Top dow n 的设计方法是将锁相环分成鉴相器、低通滤波器、振荡器和分频器等几个模块,分别对各个模块建模。基于这种方法建立的模型算法简单,可以在很短时间内完成建模,设计者不用实现电路底层,便可以对系统进

8、行仿真,而且模型仿真速度快,能够较准确地反映锁相环的工作过程。所以,基于To p dow n 方法建立的模型适合在锁相环设计初期使用,是设计者调整锁相环结构,确定参数和验证锁相环能否稳定工作的得力工具。并且在设计后期,设计者建立基于Botto m up 方法的模型时,之前基于T op dow n 方法建立的模型还可以为其提供参考对象,加快它的建模进程。本文提出的模型正是基于T op dow n 方法建立的。前人基于T op dow n 的设计方法,提出了4种模型。第一种是常见的线性小信号模型,如图3所示。该模型假设锁相环处于锁定状态,信号变动很小。它虽然能判断锁相环的稳定性,但也存在一些不足:

9、1不能仿真捕获过程;2只能判断锁定状态下的稳定性;3PFD 是一个非线性电路,对它的线性近 似是不准确的。图3 电荷泵锁相环S 域模型F ig.3 S domain mo del of charg e pump PL L第二种是离散时间非线性模型3。这种模型是将信号状态和步进的时间联系在一起。只要知道当前时间和以前的状态,就可以得到当前状态。但这种算法复杂,而且很难同时反映两个以上的状态,比如失锁和过载。第三种模型是事件驱动模型4。它将锁相环分成几个函数,每个函数都是通过特定事件来触发计算,比如clk 的上升沿等。第四种是周期域模型5。它主要基于一个事实:鉴相鉴频器(PFD是一个具有抽样性质的

10、电路,PFD 抽样一次,随后的滤波器输入、振荡器控制字等信号都改变一次;PFD 不输出信号,则锁相环里的信号不改变。事件驱动模型和周期域模型都是比较实用的模型,但是,文献4、5在建立模型时,都避开了PFD 模型的建立,没有彻底解决问题。本文的主要贡献是建立了PFD 和分频器模型。并在此基础上,以文献2中的全数字锁相环为原型,在M atlab 环境下建立了全数字锁相环的仿真模型。为了验证该模型的正确性,给出了全数字锁相环的SPICE 仿真结果,同本模型的仿真结果进行了比较。2 模型的建立由于鉴相鉴频器(PFD是一个具有抽样性质的电路。当PFD 检测到参考时钟和反馈时钟均有一次下降沿时,PFD 输

11、出一次相位误差。随后的T2D 将相位误差转换成数字,送入数字滤波器,数字滤波器滤除其中的高频信号,计算出控制字送入数控振荡器,数控振荡器根据控制字输出时钟频率。时钟频率经过分频器分频后,反馈到PFD,与参考时钟比较相位误差。可以看出,锁相环这个闭环系统状态的变化依赖于PFD 输出的相位误差。相位误差输出一次,锁相环状态改变一次;PFD 不输出相位误差,锁相环里的所有信号均不改变状态。根据上面的分析,可以将仿真过程分为两个过程:1计算PFD 输出的相位误差;2根据相位误差,计算锁相环里各个模块的状态。下面根据算法顺序,依次介绍各个模块模型的建立。2.1 鉴相鉴频器(PFDPFD 电路用于检测参考

12、时钟和反馈时钟之间的相位误差。它的状态转换如图4 所示。图4 PFD 的状态图Fig.4 State diag ram for PF D当PFD 为0状态时,如果参考时钟ref 先出现一个下降沿,则PFD 转到1状态,发出up 信号。反之,PFD 转到 1状态,发出dow n 信号。当PFD 检测到参考时钟ref 和反馈时钟clk 均为低电平时,PFD 复位到0状态。通过以上分析,可以得出以下几点结论:1PFD 的抽样周期是由参考时钟和反馈时钟中较慢的时钟周期决定的;2相位误差除了和当前时钟周期,还与上一次输出的相位误差有关;3相位误差周期不超过参考时钟和反馈时钟中较慢的时钟周期;4一次相位误

13、差的输出需要参考时钟和反馈时钟的下降沿都出现过一次。当参考时钟频率和反馈时钟频率相差很大时,快时钟可能要经过几个周期,慢时钟才会出现一次下降沿。根据上述结论,可以用下面的程序来描述PFD 的工作原理。%PFD behavioral m odel in matlab environment ev =phase_erro r(i 1;if ev =0tim eclk(i=timeclk(i 1+Tclk(i 1;tim eref(i=timeref(i 1+T ref(i 1;endif ev<0%timeclk(i 1is bigg ertim eclk(i=timeclk(i 1+mix

14、T clk;timeref(i=tim eref(i 1+(fix (ev /Tr ef (i 1+1*Tref(i 1;endif ev>0%tim eclk(i 1is sm allertimeref(i=timeref(i 1+T ref(i 1;timeclk(i=tim eclk(i 1+fix (ev/T clk(i 1*Tclk(i 1+mix Tclk;endphase_err or(i=tim er ef(i tim eclk(i;上面的程序里,phase_error (i 1代表第i 1次PFD 相位误差输出;tim eclk(i代表第i 次PFD 相位输出时反馈时钟

15、下降沿出现的时间;T clk(i代表第i 次PFD 相位误差输出后,DCO 经过分频器输出的反馈时钟周期。依此类推,tim er ef (i是第i 次PFD 相位输出时参考时钟下降沿出现的时间;Tr ef (i代表第i 次PFD 相位误差输出后输出的参考时钟周期;fix 是matlab 提供的取整函数;mixT clk 将在稍后的分频器模型里进行详细的讨论。2.2 转换器T 2D(time to digital转换器T 2D 的功能是将PFD 输出的相位误差转换成数字。其核心电路是1个大加法器和6个小加法器。当PFD 输出相位误差时,加法器在数控振荡器输出的高频时钟触发下,对相位误差进行计数。

16、其具体结构可见文献2中的图19。T 2D 设计的难点在于对加法器结果溢出时的处理。设计不合理的转换器T 2D,会增加锁相环的捕获时间,甚至导致锁相环无法锁定。转换器T 2D 对溢出的处理方法可以由以下程序看出:%T2D behavioral model in matlab enviro nm ent time =abs(phase_er ror(i 1;bigadd =fix(time/T dco(i 1;smalladd;%smalladd 是计算小加法器结果的函数,%其结果用Q 返回。if bigadd<32dig ital =big add*7+Q;if dig ital>1

17、27dig ital =127%饱和处理end elsedig ital =mod(bigadd+64*7+Q,128%大信号变化下的饱和处理,m od 是取模函数end2.3 数字低通滤波器数字低通滤波器和模拟滤波器的作用一样,都是滤除高频信号,降低振荡器输出频率的抖动。文献2中所用的滤波器传输函数为:F(z =1-0.5Z -11-Z -1(1将滤波器传输函数(1式转换到差分公式: y (n=y (n -1+x (n-0.5x (n -1(2通过(2式,可以很容易地推出数字低通滤波器模型,这里不再赘述。2.4 数控振荡器(DC O数控振荡器的电路是奇数个反相器首尾相连组成一个振荡环。为了得

18、到可调的输出频率,可以在每一级反相器上并联大量的反相器。这些反相器由控制字来决定关还是开,进而改变每一级的延时,以达到改变振荡频率的效果。通常,设计者会用 f osc =f 0+K osc w (n(3建立振荡器模型。但是,在实际锁相环电路中,K osc 并不是一个常数,它是随振荡器输出频率的变化而变化的。因此,如果振荡器采用(3式这个模型,则整个模型的误差很大。本文DCO 的模型是根据理论计算,以查找表的形式建立起来的。限于篇幅,这里不再详细叙述。2.5 分频器分频器的作用是将振荡器的输出频率分频输出。一般的建模者往往会忽视这个模块模型的建立,简单地用f =f osc/M (4或者T =T

19、osc *M(5 来代替(假设其分频系数为M。上述公式在PLL 锁定状态下是近似成立的,但是,当PLL 处于捕获状态时误差很大。这是由分频器的工作原理决定的。分频器本质上是一个模值可变的计数器,假设其模值为N 。振荡器每输出一个周期,分频器里的计数值加1,当计数值达到N 时,分频器的输出电平取反。很容易看出,当振荡器输出信号的周期不变时,分频器输出时钟的周期为:T =T osc *2N(6但是,当振荡器输出信号的周期变化很大时,(6式很明显是不成立的。因此,在锁相环处于捕获状态时,不能根据(4式或(5式建立分频器模型。本文建立的模型如下:%Divider behav io ral m odel

20、 in m atlab environment %该锁相环相位输出到振荡器输出时钟周期改变需要三个振荡周期delayn=3;ev=phase_error(i 1;if ev<0%tim eclk(i 1is big germ ix T clk=delay n*Tdco(i 1+(M delayn*T dco(i;%M 是分频系数%T dco(i代表第i 次PFD 输出相位误差后,%DCO 输出时钟的周期endif ev>0%tim eclk(i 1is sm allerdelta =mod(ev,T clk(i 1;smalln =fix (delta/T dco(i 1;m ix

21、 T clk=(smalln+delay n*T dco(i 1+(M smalln delay n*T dco(i;end3 仿真结果为了验证该模型的正确性,本文最后借助EDA 工具,在版图上实现了全数字锁相环。该版图采用SM IC 0.18 m 工艺,电源电压为1.8V,整个版图面积为0.046mm 2。版图实现后,对其进行SPICE 仿真,将其结果与本模型的仿真结果进行比较。当输入参考时钟为2.5M H z,分频系数为120,DCO 振荡频率为300MH z 时,DCO 的控制字曲线如图5所示。图5中,直线表示本文模型的仿真波形, *!代表SPICE 仿真波形。图5 控制字变化仿真图F

22、ig.5 Simulatio n diag ram o f acquisitio n从图5可以看出,本文提出模型的仿真结果在捕获阶段和SPICE 仿真结果完全一致;在锁定阶段,本文模型与SPICE仿真结果略有出入。这是因为本模型是自顶向下建模的,没有涉及到具体电路。但是,控制字的差错最多也只是1位偏差,因此,该模型的精度在设计初期是可以接受的。更精确的仿真模型有赖于下一步的工作,即在本文模型的帮助下,建立基于Bo ttom up方法的仿真模型。4 结 论本文基于PFD具有抽样性质的原理,以文献2中的全数字锁相环为原型,建立了M atlab环境下的全数字锁相环模型。从仿真结果看,本文提出的模型与

23、实际全数字锁相环电路的SPICE模型基本一致,可以在设计初期起到替代SPICE仿真,缩短设计周期,提高设计效率的作用。此外,该模型还具有一定的拓展性,可以仿真参考时钟抖动对锁相环的影响,并利用M atlab强大的可视化图形表现功能,以直观的形式显示出来。另外,由于电荷泵锁相环也用到PFD和分频器,因此,本文建立PFD和分频器模型的思想对电荷泵锁相环模型的建立也有着一定的参考意义。参考文献:1JIM D,GER AL D G,JIM L,et al.A n all dig italphase locked loop w ith50 cycle lo ck time suitable forhig

24、 h per formance micro pr ocesso rsJ.IEEE J SolSta Cir c,1995,30(4:412 422.2T HO M A S O,PET ER N.A dig itally contro lled PL Lfor So C applicationsJ.IEEE J Sol Sta Circ,2004,39(5:751 760.3PA SCAL A,M ICH AEL P K,CHR IST IA N M,et al.Behavio ral modeling o f charg e pump phased lo ckedlo opsC/In:Pr o

25、c IEEE Int Symp Circ and Syst.Or lando,F L,U SA.1999,Vo l.1:375 378.4D IEG O A,V AL EN T IN O L,CAR LA V.Behavio ralanalysis of charg e pump PL LsC/In:Pr oc IEEEI nt Sy mp Cir c and Syst.Rio de Janeiro,Brazil.1995,V o l.2:13 16.5N OR M A N K J.Cycle domain simulato r for phaselocked loo psC/Southwest Sym p M ixed Sig nalDesig n.San D iego,CA,U SA.2000:77 82.作者简介:陈 鑫(1982-,男(汉族,江苏镇江人,博士研究生,2005年于东南大学电子工程学院获学士学位,研究方向为片上系统(SOC。(上接第488页6 结 论本文介绍了一种改进的测试输入波形,很好地解决了正弦波的频率波动问题,抑制了输入噪声对ADC的干扰。