第四章常用组合逻辑功能器件典型例题

1、第四章常用组合逻辑功能器件典型例题【例4-1】 有四个单位(医院、工厂、屠宰场、舞厅共由一台发电机供电。要求在下列两种情况下对四个单位的用电情况进行编码,并设计相应的编码电路。(1发电机不能同时给两个以上的单位供电,而且任何时候也只有一个单位提出供电申请;(2发电机不能同时给两个以上的单位供电。但是同一个时刻可能有多个单位提出供电申请,而发电机要按一定优先顺序供电,优先级别最高的是医院,其次是工厂、屠宰场,优先级别最低的是舞厅。解 在数字逻辑设计中就是用编码来区分各种不同的情况。这里有四个单位,分别以四个逻辑变量表示:医院I1,工厂I2,舞厅I3,舞厅I4。设申请供电时,变量为1,反之为0。两

2、位码元有四种组合,因此采用两位码元的编码可区分上述四个单位的供电要求。设这两位码元为A、B。令AB=00表示给I1供电;AB=01表示给I2供电,AB=10表示给I3供电;AB=11表示给I4供电。下面分别按命中(1、(2的要求编写编码表,也就是真值表(码元A、B应作为输出函数列在表格的右边。并设计相应的编码电路。(1根据题意和上述对变量及A、B函数的定义,列写编码表如表4-1所示。根据表4-1画卡诺图,这是四个逻辑变量的问题,应该有十六种输入组合,即应该有十六个最小项。但据题意,在表中未出现的输入组合即为无关最小项,可利用来对函数A、B化简。A、B函数卡诺图如图4-1(a、(b所示。表4-1

3、 编码表 I 1I2I3I4 A B1 0 0 0 01111111图4-1 A、B函数卡诺图卡诺图化简后,函数A、B为A=I4+I3B=I4+I2编码电路图如图4-2所示。(2根据该题的供电优先级别的规定,要设计的编码电路为优先编码电路。优先编码表如表4-2所示。这样形成的AB编码实际上是一种指令性编码,对发电机的控制电路(后续电路,此处不讨论发出指令。如:当AB =00时,发电机要对医院(I 1供电,而不管其它单位是否提出供电申请,因为医院需要优先供电。只有在医院不申请供电时(I 2=0,后续电路才按余下单位的优先级别进行供电。 图4-2 编码电路图表4-2 优先编码表I 1I 2I 3I

4、 4A B100010010 1 0 0 1 1 0 1 01表4-2中,虽然形式上只有四行数据,但实际上包含了四个变量的十六种输入组合,即没有无关最小项。函数A 、B 的卡诺图如图4-3(a、(b所示。 图4-3 优先编码A、B 函数卡诺图化简后函数A 、B 的逻辑式为43121321421I I I I I B I I I I I I A +=+=优先编码电路如图4-4所示。 图4-4 优先编码电路图讨论:编码电路的特点是输入端数目多于输出端数目。当输入变量多于6个时,用卡诺图化简不再适用。一般靠设计者的经验灵活运用有关规律化简。关于组合逻辑电路的设计,列写真值表是最重要的一步。通过这个例

5、题,可帮助我们了解如何根据要求,把实际问题变为逻辑问题,如何正确地列写真值表。【例4-2】设A、B、C、D是按某种编码规律实现的四位信息码元。要求:(1求这四位信息码的奇检验监督码元P OD的逻辑式和实现电路;若规定奇检验码的检验器输出F OD=1时,判传送正确,求F OD的逻辑式和实现电路。(2求这四位信息码的偶检验监督码元P E的逻辑式;若规定偶检验码的检验器输出F E=1时,判传送正确,求F E的逻辑式。题意分析奇(偶检验码是通信中常用来验证接收码组是否有错误的一种编码。在发送端需设置一位监督码元P与信息码一起传送。P的值由信息码组的内容确定。在奇检验码的规定中,奇检验监督码元P OD要

6、使同时发送的每组码元(包括P OD本身中为1的个数总是保持奇数个;在偶检验码的规定中,偶检验监督码元P E要使同时发送的每组码元(包括P E本身中为1的个数总是保持偶数个。在传送的接收端需设置检验器,检验所接收到的码元中为1的个数是否与发送端的保持一致。解(1因为P OD要与ABCD构成五位待发送的码组ABCDP OD,由奇检验码规定可知,当ABCD中为1的个数是偶数个时,P OD应为1;当ABCD中为1的个数是奇数个时,P OD应为0。结合到异或函数的特点:偶数个1异或得0,奇数个1异或得1,所以P OD为F OD=BA 1CD其实现电路直接根据P OD的逻辑式用四个异或门构成,如图4-5(

7、a所示。 图4-5 实现电路图因为检验器输出F OD就是ABCDP OD五位码元中为1的个数的奇偶性反映,所以F OD就等于这五个码元的异或,F OD逻辑为F OD=BCA P ODD若F OD=1,则说明接收正确。实现奇检验器的电路如图4-5(b所示。(2因为偶检验码规定,P E要保持ABCDP E每次发送时,为1的个数应为偶数个。所以当ABCD中为1的个数是奇数个时,P E应为1;当ABCD中为1的个数已经是偶数个时,P E 应为0。仍然根据异或函数的特点:偶数个1异或得0,奇数个1异或得1,P E 直接由A 、B 、C 、D 相异或而成。P E 逻辑式为P E =D C B A 因为偶检

8、验输出F E 是检查传送过来的五位码元ABCDP E 中为1的个数是否为偶数个,所以F E 也是直接由这五位码元相异或而成。F E 逻辑式为F E =D C B A P E若F E =0,说明接收正确。【例4-3】 一组组合逻辑电路有两个控制信号C 1和C 2,要求: (1C 2C 1=001时,F =B A (2C 2C 1=01时,F =AB (3C 2C 1=10时,F =B A + (4C 2C 1=11时,F =AB试设计符合上述要求的逻辑电路(器件不限。解 此题可用一般解法,从真值表卡诺图化简电路图。也可利用中规模器件多路数据选择器MUX 和少量的门器件构成。下面分别介绍这两种解法

9、。解法1 第一步,列出函数F 的真值表。把控制信号C 2、C 1与变量A 、B 都视为所求电路中的输入变量,四个逻辑变量有十六种组合。变量在真值表中的排列由高位到低位的顺序是C 2C 1AB 。真值表如表4-4所示。这样很容易填写逻辑函数F 的值。比如表中在C 2C 1=00的四种输入组合中,当A 和B 同为0以及同为1时,F 为0;当A 和B 不相同时,F 为1。这就符合第(1项C 2C 1=00时,F =的要求。其余以此类推。B A 表4-4 解法1真值表C 2C 1ABF000000011110 0 0 0 1 1 1 1 0 0 0 00011001100110 1 0 1 0 1 0

10、 1 0 1 0 10 1 1 0 1 1 1 0 1 0 0 01111 1 1 1 1 00110 1 0 1 0 0 0 1第二步,画出函数F 的卡诺图,如图4-6所示。化简后得到函数F 的最简与或式为AB C C B A C C B AC B A C A C C F 12122212+= 图4-6 F 卡诺图图4-7 解法1电路图第三步,画电路图。由于命题中没有限定门器件的种类,也没有限定只使用原变量,所以在画电路图时就直接根据F 逻辑式的需求使用与门、或门完成。电路图如图4-7所示。解法2 利用中规模器件多路数据选择器(1/4 MUX 和少量门器件。 由于使用中规模器件,所以一般不需

11、要按原始的从真值表到逻辑式的方法来设计,而是根据中规模器件的逻辑功能进行设计。中规模器件1/4 MUX 有四个数据信号输入端X 0、X 1、X 2、X 3,有两个控制信号(又称地址变量A 2、A 1输入端,有一个输出端F 。其功能表如表4-5所示。按照命题的(1、(2、(3、(4要求,结合1/4 MUX 的逻辑功能,将C 2、C 1分别送1/4 MUX 的A 2、A 1端。实现B A 的异或门输出送X0端;实现AB 的与非门输出送X 1端,实现B A +的或非门输出送X 2端;实现AB 的与门输出送X 3端。电路如图4-8所示。表4-5 1/4 MUX 功能表A 2A 1 F0 0 1 1 0

12、 1 0 1 X0 X1 X2 X3 图 4-8 【例 4-4】 解法 2 电路图 译码电平为 1 的 3-8 线译码器如图 4-9(a所示，译码电平为 0 的 3-8 线译码器如图 4-9(b所示，请分别用它们和少量门器件实现逻辑函数 F （C,B,A）=m(0,3,6,7。 图 4-9 解 3-8 线译码器 对于图(a所示的译码电平为 1 的译码器， 其逻辑功能表如表 4-6(a所示。 F(C,B,A=m(0,3,6,7=m0+m3+m6+m7=Y0+Y3+Y6+Y7 表 4-6(a C 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1

13、 Y0 1 0 0 0 0 0 0 0 Y1 0 1 0 0 0 0 0 0 因为 Yi=mi(I=0,1,7，而函数 F(C,B,A为 图(a译码器功能表 Y2 0 0 1 0 0 0 0 0 Y3 0 0 0 1 0 0 0 0 Y4 0 0 0 0 1 0 0 0 Y5 0 0 0 0 0 1 0 0 Y6 0 0 0 0 0 0 1 0 Y7 0 0 0 0 0 0 0 1 所以，用该译码器构成的函数 F 的电路图如图 4-10 所示。 6 图 4-10 译码电平为 1 的译码器构成 F 的电路图 对于图(b所示的译码电平为 0 的译码器，其逻辑功能表如表 4-6(b所示。从 表中可知

14、 Yi = mi ，对 F 进行变换可得 F (C , B, A = m0 + m3 + m6 + m7 = m0 + m3 + m6 + m7 = m0 m3 m6 m7 = Y0Y3Y6Y7 表 4-6(b C 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 Y0 0 1 1 1 1 1 1 1 Y1 1 0 1 1 1 1 1 1 图(b译码器功能表 Y2 1 1 0 1 1 1 1 1 Y3 1 1 1 0 1 1 1 1 Y4 1 1 1 1 0 1 1 1 Y5 1 1 1 1 1 0 1 1 Y6 1 1 1 1 1 1 0

15、 1 Y7 1 1 1 1 1 1 1 0 译码电平为 0 的译码器构成的函数 F 的电路图如图 4-11 所示。 图 4-11 译码电平为 0 的译码器构成 F 的电路图 【例 4-5】 3-8 线译码器和 1/8 多路数据选择器如图 4-12(a、(b所示，请 设计一台两个 3 位二进制数的比较器，当A=a1a2a0和B=b2b1b0两数相等时F=1。 7 解 这是完全用中规模器件设计的题目， 设计时主要是根据中规模器件的功 能分析，在输入端设置适宜的输入变量，在器件之间的输入、输出端进行适当的 连接。现将a2a1a0送 3-8 线译码器的输入CBA端，将b2b1b0送 1/8 多路数据选择器 （1/8 MUX）的地址输入端A2、A1、A0。将译码器的输出端Yi与 1/8 多路数据选 择器的输入端 Xi(i 为 0,1,7对应连接。所得电路图如图 4-13 所示。这样当 a2a1a0=b2b1b0时，F=1，比如当a2a1a0和b2b1b0都为 011 时，译码器输出端Y3=1， 而 1/8 MUX的F=X3=Y3=1；当a2a1