SOC功能验证缩减版

1、验证模型的建立验证模型是基于SOC的设计数据而建立的，要在软件模拟平台、硬件仿真加速平台以及FPGA原型系统平台中被使用，对于这三个验证平台来说，FPGA原型系统所能够接受的验证模型的条件最为苛刻，也就是说，如果我们建立的验证模型能够在FPGA原型系统中使用，这个模型也能够在软件模拟平台以及硬件仿真加速平台中使用。FPGA验证模型的基础是SOC设计的设计数据，将逻辑设计Verilog数据作为验证模型的建立基础，需要对原数据做许多修改。转化是与FPGA器件类型相关的，这意味着首先要选择合适的FPGA芯片，然后根据被选中的芯片内部的资源对设计数据进行转化，由于是SOC设计，其结构比较复杂，不易于进

2、行转化，因此需要仔细进行考虑。SOC中的资源主要分为存储资源和逻辑资源，其存储资源可以使用FPGA中的块存储器来实现，逻辑资源只能用于实现电路逻辑。在SOC的设计模块中，一些模块的功能单一，并且在FPGA中有相应的资源可以直接映射使用。这些模块包括锁相环（PLL）、乘加部件以及接口电路（PAD）。SOC设计时，时钟线与信号线是同时设计的，只是时钟线的负载较大，需要特殊设计。在FPGA中，时钟资源区别于普通资源，在进行设计综合时使用设计约束文件说明具体的时钟信号线以及时钟约束。在将SOC的原理图转化到FPGA中实现时，首先要将SOC设计中不同的时钟域分离，在每个时钟域中剥离出时钟树。在剥离出时钟

3、线以及删除驱动器之后，根据具体电路的时序要求，对其编写约束文件，可以解决时钟问题。我们所要做的工作是功能验证，必须要保证验证所采用的模型同设计模型在功能上是等价的，只有在这一前提下进行的转化才有效。因此每一步转化工作都需要有确保等价性的措施。SOC的验证可重用性设计思想在SOC验证中，要求使用统一的设计环境，其实如果能够保证在整个验证过程中，验证环境也保持统一，则能够减少由于在各个不同验证阶段环境之间移植验证数据而引入错误的可能性，从而提高验证时效。验证是伴随着设计同步进行的，在各个模块被设计出来时，验证的主要工作在于对各个功能模块的验证，当各个功能模块拼接成为系统时，验证的重点在于系统级验证

4、，系统验证开始时进行的是一些简单的功能验证，之后再进行各种功能的联合验证，当对系统的复杂的功能联合验证时，验证速度成为主要问题，因此引入了硬件仿真加速方法以及更加快速的原型系统方法。所谓验证环境统一就是指在模块级模拟验证、系统级模拟验证、硬件模拟加速验证以及原型系统验证这些不同的阶段中保证验证的环境是一致的。保证这一系列环境的一致性能够有效地减少在不同验证平台之间转移验证模型时所需要做的修改工作。验证平台的建立在搭建验证系统时，我们首先设计了一个黄金参考模型，搭建这一模型的目的是为了在验证过程中始终有一个准确的模型用于参考。在这一参考模型的指导下，我们设计了几个等价的验证环境，分别是软件模拟环

5、境、硬件模拟加速模型以及FPGA原型系统。1、黄金参考模型是使用我们所要兼容的样机来实现的，如图 1所示，黄金参考模型包括微机、在线仿真器（In Circuit Emulation，简称为ICE）、样机以及一台逻辑分析仪。其中，微机用于收集样机串口输出的调试信息以及作为ICE的主控制机器，ICE的作用是实时抓取样机中CPU的内部状态，逻辑分析仪用于抓取样机中CPU总线信号，这些抓取的数据作为其他验证模型的参考对象。图 1 黄金参考模型图 2 软模拟环境架构2、软件模拟环境的结构如图 2所示，其中CPU软模型就是我们所建立的FPGA验证模型，这一模型可以在FPGA中实现。CPU软核外包围着一个总

6、线接口逻辑，它模拟了SOC的总线协议，负责将CPU的总线操作要求反映到虚拟串口以及虚拟存储空间中。虚拟串口是使用Verilog的编程接口VPI编写的一个虚拟模型，它是一个虚拟的终端，可以对其发送和从其接收数据，虚拟串口通过总线接口逻辑和CPU软模型相连接，CPU软模型对其访问是直接对相应的端口进行读或者写操作。虚拟存储空间用于虚拟系统内存空间。在进行单指令调试和操作系统调试时用于存放指令码。图 3 硬件仿真加速平台架构3、搭建硬件仿真加速环境的目的是为了解决软件模拟速度过慢的问题，硬件仿真加速系统的核心是Axis仿真器。如图 3所示，SUN工作站是Axis仿真器的宿主机，在SUN工作站上安装有

7、Axis的软件环境，验证人员在终端机器上通过网络登陆SUN工作站使用Axis软件环境，SUN工作站通过一个PCI扩展卡与Axis仿真器相连接。另一方面，由于系统中含有一个串口，我们通过Axis仿真器的LineCard外接一个扩展接口板，在扩展接口板上设置有串口，微机与扩展接口板中的串口相连，用于向系统发送数据以及接收系统发送出的数据。4、虽然硬件仿真加速方法相对于软件模拟速度有很大的提升，但是如果运行操作系统时时钟频率要求到兆赫兹的水平，使用硬件仿真加速方法是无法满足要求的。因此我们搭建了FPGA原型系统，如图 4所示，此时整个验证环境都是由硬件搭建而成的。微机负责对FPGA开发板进行配置以及

8、监控FPGA开发板中的信号，我们定制了一个将FPGA板信号转接到主机板上的CPU模拟插头，第二台微机同时作为ICE的宿主机以及主机板的串口数据接收和发送监控机器。整个系统运行之前也是通过ICE将内存镜像扫描至主机板中的。仔细观察可以发现FPGA原型系统的架构与前面所介绍的黄金参考模型是相同的，只是黄金参考模型中的主机替换为此处的FPGA+主机板，主要差别在于FPGA模型的执行速度较真实系统还是有差别。但是两个系统有很好的比照特性，能够很方便的对FPGA模型进行错误调试。图 4 FPGA原型系统架构Verilog编码规范不同的验证工具对Verilog的限制不同，SOC所采用的验证方法，除了软件模

9、拟，其它都要求代码至少是可综合的。IEEE的Verilog HDL 标准只是定义了Verilog HDL 语言本身的规范，应当注意的是，并不是所有的用Verilog HDL 语言写的硬件描述都是可以综合的。Verilog HDL 语言中可以被综合的语言支持成为可综合子集。每个厂商的综合工具所支持的可综合子集可能有所不同。因此有必要对不同工具的Verilog语言支持情况加以研究。良好的编码风格首先要保证功能描述的准确性，同时符合各种验证工具对代码的限制，在此基础上要求速度和面积达到最好的效果。好的编码风格能检查出不满足各种工具要求的所有代码，功能验证可以按照一定的流程顺利实施。如果我们所制定的编码风格不好，没有包含所有的验证工具对编码风格的限制，则需要再重新建模、进行回归测试，不仅阻碍了模拟加速的进度，而且其它的验证方法也需要重新进行。在整个设计中，都采用相同的风格来编写代码有助于提高代码的可读性，也使调试更加容易。在SOC系统级功能验证中，我们也制定了