EDA技术与应用课程设计报告

1、.EDA 技术及应用课程设计报告.专业专注.题目：数字频率计的设计班级：自动化 132学生姓名 ： 王肖亮指导老师 ： 潘清明1.引言1).数字频率计数字频率计是采用数字电路制做成的能实现对周期性变化信号频率测量的仪器。频率计主要用于测量正弦波、矩形波 、三角波和尖脉冲等周期信号的频率值。其扩展功能可以测量信号的周期和脉冲宽度。通常说的 ，数字频率计是指电子计数式频率计。测量频率的方法有很多，按照其工作原理分为无源测量法、比较法 、示波器法和计数法等 。 计数法在实质上属于比较法，其中最常用的方法是电子计数器法。电子计数器是一种最常见 、最基本的数字化测量仪器。数字计数式频率计能直接计数单位时

2、间内被测信号的脉冲数，然后以数字形式显示频率值 。 这种方法测量精确度高、快速 ，适合不同频率 、不同精确度测频的需要。电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法 ，如周期测频法。由于数字电路的飞速发展和集成电路的普及，计数器的应用十分广泛。利用电子计数器测量频率具有精度高，显示醒目直观，测量迅速 ，以及便于实现测量过程自动化等一系列突出优点 ，所以该方法是目前最好的。在电子技术领域，频率是一个最基本的参数。数字频率计作为一种最基本的测量仪器以其测量精度高、速度快 、操作简便 、数字显示等特点被广泛应用。许多物理量 ，例如温.专业专注.度

3、、压力 、流量 、液位、 PH 值、振动、位移 、速度等通过传感器转换成信号频率，可用数字频率计来测量 。 尤其是将数字频率计与微处理器相结合，可实现测量仪器的多功能化、程控化和智能化 .随着现代科技的发展，基于数字式频率计组成的各种测量仪器、控制设备、实时监测系统已应用到国际民生的各个方面。2).EDA 技术现代电子设计技术的核心已日趋转向基于计算机的电子设计自动化技术，即 EDA 技术。 EDA 技术是依赖功能强大的计算机，在 EDA 工具软件平台上 ，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成编译 、化简 、分割 、综合 、布局布线以及逻辑优化和仿真测试 ，直至实

4、现既定的电路而随着技术的进步， EDA 技术更多地应用到各个电子系统中已成一种趋势，本设计主要设计一 8 位 10 进制频率计 。QuartusII 是 Altera公司的综合性PLD/FPGA开发软件 ，支持原理图、 VHDL 、VerilogHDL以及 AHDL （Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD 设计流程 。Quartus II可以在 XP、 Linux 以及 Unix 上使用 ，除了可以使用Tcl 脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运

5、行速度快，界面统一 ，功能集中 ，易学易用等特点 。Quartus II支持 Altera 的 IP 核，包含了 LPM/MegaFunction宏功能模块库 ，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA 工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA 工具 .2.实验目的（1 ）熟悉 Quartus/ISE Suite/ispLEVER软件的基本使用方法。（2 ）熟悉 GW48-CK 或其他 EDA 实验开发系统的基本使用方法。（3 ）学习 VHDL 基本逻辑电路的综合设计应用。3.实验内容设计并调试好 8 位十进制数字频率计 ，并

6、用 GW48-CK 或其他 EDA 实验开发系统 （事先应选定拟采用的实验芯片的型号 ）进行硬件验证 。4.实验要求（ 1 ）画出系统的原理框图 ，说明系统中各主要组成部分的功能。（ 2 ）编写各个 VHDL 源程序（ 3 ）根据系统的功能 ，选好测试用例 ，画出测试输入信号波形或编好测试程序。（ 4 ）根据选用的EDA 实验开发装置编号用于硬件验证的管脚锁定表格或文件。.专业专注.（ 5 ）记录系统仿真 、逻辑综合及硬件验证结果 。（ 6 ）记录实验过程中出现的问题及解决办法。5.系统设计思路8 位十进制数字频率计由 1 个测频控制信号发生器 TESTCTL、 8 个有时钟使能的十进制计数器

7、 CNT10 、1 个 32 位锁存器 REG32B 组成 。以下分别叙述频率计各逻辑模块的功能与设计方法 。1 ）测频控制信号发生器的设计频率测量的基本原理是计算每秒内待测信号的脉冲个数。 这就要求 TESTCTL的计数使能信号 TSTEN 能产生一个 1 秒脉宽的周期信号，并对频率计的每一计数器CNT10 的 ENA使能端进行同步控制。 当 TETEN 高电平时 ，允许计数 ；低电平时停止计数，并保持其所记的数 。 在停止计数期间 ，首先需要一个锁存信号LOAD 的上跳沿将计数器在前1秒钟的计数值锁存进 32 位锁存器 REG32B 中，由外部的 7 段译码器译出并稳定显示。锁存信号之后，

8、必须有一清零信号 CLR_CNT 对计数器进行清零 ，为下一秒钟的技术操作做准备。测频控制信号发生器的工作时序，需首先建立一个由D 触发器构成的二分频器，在每次时钟 CLK 的频率取 1Hz ，而信号 TSTEN 的脉宽恰好为1s，可以用作闸门信号。此时，根据测频的时序要求，可得出信号 LOAD 和 CLR_CNT 的逻辑描述 。 在计数完成后 ，即计数使能信号 TSTEN 在1S 的高电平后 ，利用其反相值的上跳沿产生一个锁存信号LOAD ，0.5s后， CLR_CNT 产生一个清零信号上跳沿。测频控制信号发生器工作时序高质量的测频控制信号发生器的设计十分重要，设计中要对其进行仔细的实时仿真

9、（TIMING SIMULATION），防止可能产生的毛刺。2 ）寄存器 REG32B 的设计.专业专注.设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。若已有 32 位 BCD 码存在于此模块的输入口，在信号 LOAD 的上升沿后即被锁存到寄存器REG32B 的内部 ，并由 REG32B 的输出端输出 ，然后由实验板上的 7 段译码器译成能在数码管上显示的相对应的数值 。3 ）十进制计数器CNT10 的设计此十进制计数器的特殊之处是，有一时钟使能输入端ENA ，用于锁定计数值。当高电平时计数允许，低电平时计数禁止。6.VHDL源程序1） .有时钟使能的十进制计数器的源

10、程序CNT10.VHDLIBRARY IEEE;ENTITY CNT10 ISPORT(CLK:IN STD_LOGIC;- 计数时钟信号CLR:IN STD_LOGIC;- 清零信号ENA:IN STD_LOGIC;- 计数使能信号CQ:OUT INTEGER RANGE 0 TO 15;-4 位计数结果输出CO:OUT STD_LOGIC);- 计数进位END ENTITY CNT10;ARCHITECTURE ART OF CNT10 ISSIGNAL CQI:INTEGER RANGE 0 TO 15;BEGINPROCESS(CLK,CLR,ENA) ISBEGINIF CLR=&#

11、39;1' THEN CQI<=0;- 计数器异步清零ELSIF CLK'EVENT AND CLK='1' THENIF ENA='1' THENIF CQI<9 THEN CQI<=CQI+1;ELSE CQI<=0; END IF;- 等于 9，则计数器清零END IF;END IF;END PROCESS;PROCESS(CQI) ISBEGINIF CQI=9 THEN CO<='1'- 进位输出ELSE CO<='0' END IF;END PROCESS;.专业专注

12、.CQ<=CQI;END ARCHITECTURE ART;2)32 位锁存器的源程序REG32B.VHDLIBRARY IEEE;ENTITY REG32B ISPORT(LOAD:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END ENTITY REG32B;ARCHITECTURE ART OF REG32B ISBEGINPROCESS(LOAD,DIN) ISBEGINIF(LOAD 'EVENT AND LOAD = '1

13、9;)THENDOUT<=DIN;END IF;END PROCESS;END ARCHITECTURE ART;3)测频控制信号发生器的源程序TESTCTL.VHDLIBRARY IEEE;ENTITY TESTCTL ISPORT(CLK:IN STD_LOGIC;-1HZ测频控制时钟TSTEN:OUT STD_LOGIC;- 计数器时钟使能CLR_CNT:OUT STD_LOGIC;- 计数器清零LOAD:OUT STD_LOGIC);- 输出锁存信号END ENTITY TESTCTL;ARCHITECTURE ART OF TESTCTL ISSIGNAL DIV2CLK:ST

14、D_LOGIC;BEGINPROCESS(CLK) ISBEGINIF CLK'EVENT AND CLK='1' THEN-1Hz 时钟二分频DIV2CLK<=NOT DIV2CLK;END IF;END PROCESS;.专业专注.PROCESS(CLK,DIV2CLK) ISBEGINIF CLK='0' AND DIV2CLK='0' THEN - 产生计数器清零信号 CLR_CNT<='1'ELSE CLR_CNT<='0' END IF;END PROCESS;LOAD<

15、=NOT DIV2CLK; TSTEN<=DIV2CLK;END ARCHITECTURE ART;4）数字频率计的源程序FREQ.VHDLIBRARY IEEE;ENTITY FREQ ISPORT(FSIN: IN STD_LOGIC;CLK: IN STD_LOGIC;DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END ENTITY FREQ;ARCHITECTURE ART OF FREQ ISCOMPONENTCNT10IS- 待调用的有时钟使能的十进制计数器端口定义PORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC

16、;ENA:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO:OUT STD_LOGIC);END COMPONENT CNT10;COMPONENT REG32B IS- 待调用的32 位锁存器端口定义PORT(LOAD:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END COMPONENT REG32B;COMPONENT TESTCTL IS- 待调用的测频控制信号发生器端口定义PORT(CLK:IN S

17、TD_LOGIC;TSTEN:OUT STD_LOGIC;CLR_CNT:OUT STD_LOGIC;LOAD:OUT STD_LOGIC);END COMPONENT TESTCTL;SIGNAL SE,SC,SL:STD_LOGIC;.专业专注.SIGNAL S1,S2,S3,S4,S5,S6,S7,S8:STD_LOGIC;SIGNAL SD:STD_LOGIC_VECTOR(31 DOWNTO 0);BEGINU0:TESTCTL PORT MAP(CLK=>CLK,TSTEN=>SE,CLR_CNT=>SC,LOAD=>SL);U1:CNT10PORTMAP(

18、CLK=>FSIN,CLR=>SC,ENA=>SE,CQ=>SD(3DOWNTO0),CO=>S1);-名字关联U2:CNT10PORTMAP(CLK=>S1,CLR=>SC,ENA=>SE,CQ=>SD(7DOWNTO4),CO=>S2);U3:CNT10 PORT MAP(S2,SC,SE,SD(11 DOWNTO8),S3);- 位置关联U4:CNT10 PORT MAP(S3,SC,SE,SD(15 DOWNTO 12),S4);U5:CNT10 PORT MAP(S4,SC,SE,SD(19 DOWNTO 16),S5);U6:CNT10 PORT MAP(S5,SC,SE,SD(23 DOWNTO 20),S6);U7:CNT10 PORT MAP(S6,SC,SE,SD(27 DOWNTO 24),S7);U8:CNT10 PORT MAP