2位二进制数据比较器实验报告(共3页)_第1页
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文档简介

1、精选优质文档-倾情为你奉上2位二进制数据比较器实验报告一 实验目的 1.熟悉Quartus II软件的基本操作 2.学习使用Verilog HDL进行设计输入 3.逐步掌握软件输入、编译、仿真的过程 二 实验说明 本次实验是要设计一个2位的二进制数据比较器。该电路应有两个数据输入端口A、B，每个端口的数据宽度为2 ，分别设为A0、A1和B0、B1、A0、B0为数据低位， 、B1为数据高位。电路的输出端口分别为EQ（A=B 的输出信号）、LG（A>B时的输出信号）和SM（A<B的输出信号）。A1A0 EQB1 comp_2 LGB0 SM 2位二进制数据比较器真值

2、表输入信号输出信号A1A0B1B0EQLGSM0000100000100100100010011001010001001011000110001011100110000101001010101010010110011100010110101011100101111100逻辑表达式：EQ=A0A1B0B1+A0A1B0B1+A0A1B0B1+A0A1B0B1LG=A0B0B1+A0A1B0+A1B1SM=A0B0B1+AOA1BO+A1B1三 实验要求 1、完成2位二进制数据比较器的Verilog HDL程序代码输入并进行仿真2、采用结构描述方式和数据流描述方式3、完成对设计电路的仿真

3、验证 四、实验过程1 程序代码(1) module yangying(A,B,EQ,LG,SM);input 1:0A,B;output EQ,LG,SM;assign EQ=(A=B)?1'b1:1'b0;assign LG=(A>B)?1'b1:1'b0;assign SM=(A<B)?1'b1:1'b0;endmodule(2)module yangying(A,B,EQ,LG,SM);input 1:0A,B;output EQ,LG,SM;reg EQ,LG,SM; always(A or B) begin if(A=B) begin EQ<=1'b1; LG<=1'b1; SM<=1'b1; end else if(A>B) begin EQ<=1'b1; LG<=1'b0; SM<=1'b0; end else begin EQ<=1'b0; LG<=1'b0; SM<=1'b1; end endendmodule2 仿真结果五、实验体会通过2位二进制数据比较器的设计，使我们更加熟悉Quartus 软件进行数字系统设计的步骤，以及运用Veri

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